先進封裝技術解讀 | 台積電

2024/12/20

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積體電路產業通常被分為晶片設計、晶片製造、封裝測試三大領域。其中，晶片製造是積體電路產業門檻最高的行業，高端晶片製造的玩家越來越少，目前只剩下台積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。

隨著先進封裝技術的發展，晶片製造和封裝測試逐漸融合。我們驚奇地發現，在先進封裝領域的高端玩家，竟然也是台積電、三星、英特爾三家，而傳統的封測廠商，已經被他們遠遠地拋在身後。

那麼，這三家的先進封裝到底有什麼獨到之處呢？他們為何能超越傳統封測廠商，引領先進封裝產業，我們通過三期文章來解讀三家的先進封裝技術。

今天，我們詳細解讀台積電的先進封裝技術。

今天，在高端晶片製造領域，台積電獨佔鰲頭，在先進封裝領域，台積電依然穩居第一。

台積電的先進封裝稱為3D Fabric，並為此專門註冊了商標，因此，我們看到的3D Fabric會有TM上標，意為Trade Mark。

3D Fabric被分為三大類: InFO, CoWoS和SoIC。

其中InFO分為 InFO_PoP和InFO_oS兩類，CoWoS分為CoWoS-S, CoWoS-R, CoWoS-L三類, SoIC分為CoW和WoW兩類，如下圖所示：

1 InFO

InFO全稱為Integrated Fan-Out，整合扇出技術。要瞭解InFO，我們先要瞭解Fan-Out。

Fan-Out扇出型封裝技術

隨著晶片技術的發展，晶片功能越來越豐富，電晶體數量越來越多，晶片的引腳也越來越多，密度也越來越大，傳統的封裝技術已經難以滿足要求。

傳統的晶片引腳都是排列在晶片的周邊，呈線陣排列，需要較大的晶片面積才能安放更多的晶片引腳，並且這種位於晶片邊沿的線陣I/O引腳排列僅適合Bond Wire鍵合線連接，嚴重限制了晶片技術的發展。

下圖所示為傳統的Bond Wire晶片封裝，晶片I/O引腳位於晶片邊沿，通過鍵合線和基板上的鍵合指相連，再通過基板上的布線連接到其它晶片的鍵合指，然後再通過鍵合線連接到其它晶片的I/O引腳。晶片之間的電氣連接通常需要通過：I/O引腳-鍵合線-布線-鍵合線-I/O引腳。

鍵合線一般採用高純度黃金製成，線徑有18微米，25微米不等，成本很高，互連密度也難以提升。

為了有效利用晶片邊沿的空間，提高引腳的密度，增加電氣連接，有的晶片引腳設計為兩列或者多列，需要兩層或者多層鍵合線，這樣鍵合線設計就會變得複雜，線間距很近，和線徑相當，容易出現搭接現象，對可靠性帶來了挑戰，如下圖所示。

為了適應晶片技術的快速發展以及方便後續的封裝，需要將原來設計的晶片I/O引腳位置，通過晶圓級金屬重新布線（RDL）和凸點（Bump）改變其引腳位置，使晶片能適用於不同的封裝形式。

根據重新分佈的凸點位置不同，可分為扇入型（Fan-in）和扇出型（Fan-out）兩種，扇入型RDL是指RDL Bump位於晶片本體之上，扇出型RDL則是指RDL Bump位於晶片外的Molding之上，如下圖所示：

通過Fan-out和Fan-in技術：① 可改變晶片Die Pad原有的設計，增加原有設計的附加價值；②可加大I/O的間距，提供較大的bump面積，降低基板與元件間的應力，增加元件的可靠性；③ 將I/O引腳以面陣列分佈，支援更多的引腳數量；④代替部分IC線路設計，加速IC開發時間。

隨著晶片對更多I/O要求的提高，傳統Bond Wire封裝不能有效支援上千I/O的晶片，採用重新布線層（RDL）將I/O引腳重新分配到凸點焊盤，改變晶片原有的I/O引腳佈局，在這些設計中重新布線層可能非常擁擠，需要採用多個RDL層才可能完成所有布線。

Fan-in技術由於受晶片本身面積的限制，單獨應用的比較少，絕大多數都是和Fan-out技術一起應用，或者二者兼而有之，逐漸Fan-Out就成了此類封裝的代名詞，現在人們提及Fan-Out，通常就涵蓋了Fan-in和Fan-Out。

Fan-Out通常是以整個晶圓的形式進行封裝，稱為Fan-out Wafer Level Package（FOWLP）是Wafer Level Package（WLP）的一種，因此我們需要先瞭解Wafer Level Package晶圓級封裝技術。

WLP晶圓級封裝技術

在WLP技術出現之前，傳統封裝的工藝步驟主要在裸片切割分片後進行。先對晶圓（Wafer）進行切割分片（Dicing），然後再封裝（Packaging）成各種形式。

晶圓級封裝WLP於2000年左右問世，和傳統封裝不同，在封裝過程中大部分工藝過程都是對晶圓進行操作，即在晶圓上進行整體封裝，封裝完成後再進行切割分片。

一開始，WLP多採用Fan-in型態，主要應用於面積較小、引腳數量少的晶片。隨著IC工藝的提升，晶片面積縮小，晶片面積內無法容納足夠的引腳數量，因此衍生出Fan-Out WLP 封裝形態，實現在晶片面積範圍外充分利用RDL做連接，以獲取更多的引腳數。

由於要將RDL和Bump引出到裸晶片的外圍，因此需要先進行裸晶片晶圓的劃片分割，然後將獨立的裸晶片重新組態到載體晶圓中，並以此為基礎，通過批次處理、金屬化布線互連，形成最終封裝。其封裝流程如下圖所示。

如今，Fan-out Wafer Level Package已經成為主流。由於採用批次封裝，整個晶圓能夠實現一次全部封裝，封裝效率比傳統封裝有很大提升，此外，成本的降低也是WLP晶圓級封裝的另一個推動力量。

INFO

InFO（Integrated Fan-out）是台積電於2017年開發出來的一種FOWLP先進封裝技術，是在FOWLP工藝上的整合，可以理解為多個晶片Fan-Out工藝的整合，而FOWLP則偏重於Fan-Out封裝工藝本身，一般多是單晶片封裝。

InFO通過Fan-out技術整合了多個晶片，具備多晶片整合的空間，應用靈活，可應用於射頻和無線晶片的封裝，處理器和基帶晶片封裝，圖形處理器和網路晶片的封裝。

蘋果iPhone處理器早年一直是三星生產，但台積電卻從蘋果A11 開始，接連拿下iPhone處理器訂單，關鍵之一，就在於台積電的InFO技術，能讓晶片與晶片在封裝內直接互連，減少體積，騰出寶貴的空間給電池或其他零件使用。蘋果從 iPhone 7 就開始採用InFO封裝，後續持續在用，包括其他品牌的手機也開始普遍使用這個技術。蘋果和台積電的加入很大程度上改變了先進封裝技術的應用狀況，使市場逐漸接受並普遍應用InFO先進封裝技術。

InFO 是一種創新的晶圓級系統整合技術平台，具有高密度 RDL（重新分佈層）和 TIV（通過 InFO 通孔）的特點，可實現高密度互連和性能，適用於移動、高性能計算等各種應用。InFO 平台提供針對特定應用進行最佳化的各種封裝方案。

根據InFO封裝的結構，台積電將其分為InFO_PoP和InFO_oS。

InFO_PoP

InFO_PoP 號稱3D晶圓級扇出型封裝，和傳統意義上的3D先進封裝並不相同，嚴格來說屬於2D+，我們後面講到的SoIC才是真正的3D先進封裝。

InFO_PoP 採用高密度 RDL 和 TIV (Through InFO Via) 將晶片引腳引到外圍形成面陣，然後採用PoP (Package on Package) 將上下晶片連接到一起，可整合移動 AP 和 DRAM 封裝堆疊，適用於移動應用。與 FC_PoP 相比，InFO_PoP無有機基板和 C4 凸塊，因而具有更薄的外形和更好的電氣和熱性能。

InFO_oS

InFO_oS, 其中oS的含義為on Substrate，兩個或者多個晶片通過InFO工藝進行整合，然後再安裝在基板上，如下圖所示。

利用 InFO 高密度互連技術，最高可支援 2/2µm RDL 線寬/間距，可整合多個先進邏輯晶片，支援 SoC 上的混合焊盤間距，最小 I/O 間距為 40µm，最小 C4凸塊間距為 130µm。

2 CoWoS

CoWoS（Chip-on-Wafer-on-Substrate）是台積電推出的 2.5D先進封裝技術，CoWoS是把晶片封裝到硅轉接板 Silicon Interposer（中介層）上，並使用硅轉接板上的高密度布線進行互連，然後再安裝在封裝基板上，如下圖所示。

CoWoS和前面講到的InFO都是台積電首創，CoWoS有硅轉接板Silicon Interposer，InFO則沒有。CoWoS針對高端市場，連線數量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數量也比較少。

台積電2012年就開始量產CoWoS，通過該技術把多顆晶片封裝到一起，通過Silicon Interposer高密度互連，達到了封裝體積小，性能高、功耗低，引腳少的效果。

CoWoS技術應用很廣泛，輝達的GPU，Google的TPU都是採用CoWoS技術，人工智慧AI的背後也有CoWoS的貢獻。目前，CoWoS已經獲得NVIDIA、AMD、Google、Apple、華為海思等幾乎所有高端晶片廠商的大力支援。

根據封裝結構和工藝不同，台積電將CoWoS分為CoWoS-S，CoWoS-R，CoWoS-L，我們逐一進行解讀。

CoWoS-S

CoWoS-S是帶有硅中介層的Chip-on-Wafer-on-Substrate，是最為正統的CoWoS工藝技術，該平台為人工智慧（AI）和超級計算等超高性能計算應用提供了一流的封裝技術。

CoWoS-S在大型Silicon Interposer區域上提供高密度互連和深溝槽電容器，以容納各種功能性的管芯，包括Chiplet小晶片，在HBM（High Bandwidth Memory）領域有廣泛的應用。目前支援最高達3.3X掩範本尺寸（約2700mm2）的Silicon Interposer。

如果需要Interposer的尺寸大於3.3X掩範本尺寸。台積電則會推薦CoWoS-L和CoWoS-R，不同的選項提供了更靈活的整合，以滿足各種性能和目標。

CoWoS-R

CoWoS-R是CoWoS先進封裝家族的新成員，採用了InFO技術的RDL interposer服務於晶片之間的互連，可應用於HBM和Logic晶片的異構整合中。RDL插入層由聚合物和銅布線組成，具有相對Silicon interposer更好的機械柔性，並支援更大的interposer尺寸以滿足複雜的功能需求。

由此可見，CoWoS-R和CoWoS-S最大的區別在於interposer材料和工藝的不同，CoWoS-R採用了RDL interposer，類似於InFO中用到的互連技術。

CoWoS-R中的RDL interposer由最多6層銅組成，可支援最小2um線寬/間距。相比硅中介層的，RDL interposer的CTE和下部基板更為適配，RDL interposer和C4 Bump提供了良好的緩衝效果，應變和應力大大降低，從而提高了大面積中介層的可靠性。

CoWoS-L

CoWoS-L結合了CoWoS-S和CoWoS-R的技術優點，使用RDL中介層與局部硅互連LSI（Local Silicon Interconnect)，為晶片提供了更加靈活的整合方式，其中RDL層用於電源和訊號傳輸。該產品支援從1.5X掩範本尺寸開始，可擴展到更大的尺寸，以整合更多的晶片。

CoWoS-L的靈活性在於，對於布線密度非常高的區域，可採用局部硅互連LSI，LSI支援多層亞微米銅線互連，其互連的金屬類型、層數和間距可與CoWoS-S的產品技術規格一致。

對於布線密度較為寬鬆的區域，則通過中介層和其表面的RDL層進行訊號互連，CoWoS-L的中介層採用有機材質，在其正面和背面都有RDL層，穿過中介層的通孔連接正面和背面的RDL層，用於訊號和功率的傳輸。

此外，CoWoS-L支援在邏輯晶片下方整合額外元件的能力，例如獨立的IPD（整合無源器件），使其具有更好SI/PI性能。

從CoWoS的三種先進封裝子類和特點，我們可以看出，CoWoS-S採用硅中介層，適合互連密度要求非常高的封裝，其封裝尺寸支援到最大3.3X掩範本尺寸。CoWoS-R採用RDL中介層，可提供與基板之間良好的應力緩衝，封裝尺寸支援大於3.3X掩範本尺寸。CoWoS-L採用混合中介層，支援局部硅互連和IPD無源器件，具有更高的靈活性，封裝尺寸支援大於3.3X掩範本尺寸。

先進封裝的設計者可根據項目的實際需求和預算進行靈活選用。

3 SoIC

SoIC——整合片上系統（System-on-Integrated-Chips）也稱為TSMC-SoIC，是台積電最新的先進封裝技術。

究竟什麼是SoIC？所謂SoIC是一種創新的多晶片堆疊整合技術，能對10納米以下的製程進行晶圓級的整合。該技術最鮮明的特點是沒有凸點（no-Bump）的鍵合結構，因此具有有更高的整合密度和更佳的性能。

SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術形態，從TSMC的描述來看，SoIC是一種WoW晶圓對晶圓或CoW晶片對晶圓的直接鍵合（Bonding）技術。

下圖是傳統的3D IC和SoIC整合的比較。

具體的說，SoIC和3D IC的製程有些類似，SoIC的關鍵就在於實現沒有凸點的接合結構，並且其TSV的密度也比傳統的3D IC密度更高，直接通過極微小的TSV來實現多層晶片之間的互聯。如上圖所示是3D IC和SoIC兩者中TSV密度和Bump尺寸的比較。可以看出，SoIC的TSV密度要遠遠高於3D IC，同時其晶片間的互連也採用no-Bump的直接鍵合技術，晶片間距更小，整合密度更高，因而其產品也比傳統的3D IC有更高的功能密度。

CoW, Chip-on-Wafer

首先，將KGD（Known Good Die）晶片從晶圓上分離出來，並通過專用工具將KGD獨立附著到基礎晶圓上進行鍵合。KGD 對齊並首先臨時粘合到重構的載體晶圓上，然後將載體晶圓鍵合到基礎晶圓上以進行實際的鍵合。

更常見的方式是，頂部和底部晶片都是從原始硅晶圓上切割而成，並且對 KGD 進行分類。上下兩組晶片都粘合到各自載體晶圓的精確位置上。然後，通過 WoW 相同的工藝鍵合 2 個承載晶圓。

SoIC是將多個晶片採用混合鍵合的方式組裝到一起，體積和性能上達到了單顆SoC同等的指標。

對比下圖的SoC和SoIC,我們可以看出，SoIC至少有兩個優勢，1）異構整合，2）更高的功能密度。

SoIC-1，SoIC-2，SoIC-3可以採用不同的工藝節點生產，然後通過混合鍵合組裝，支援異構整合，因此具有更高的靈活性。此外，SoIC具備更多的電晶體層，下圖中，我用高亮標識出了電晶體層，可以看出，下圖中SoC具有一個電晶體層，而SoIC具有兩個電晶體層，在同樣的工藝條件下，SoIC相比同體積SoC的具有兩倍的電晶體數量，因此其功能密度也為SoC的兩倍。隨著堆疊層數的增多，這種優勢會更加明顯。

WoW（Wafer-on-wafer）

WoW 是將兩個或者多個製造好的晶圓直接鍵合在一起。WoW 提供更高的對準精度、鍵合良率和更高的生產效率。鑑於這些優點，目前絕大多數混合鍵合都是通過 WoW 完成的。

WoW的生產流程大致如下，首先將晶圓堆疊並鍵合到一起，隨後給底部晶圓植球，然後進行晶圓測試，最後進行分片和封裝。

WoW 鍵合的一個主要限制是無法選擇已知良好的晶片 (KGD)，這會導致將有缺陷的晶片粘合到良好的晶片上，或者良好的晶片粘合到有缺陷的晶片上，從而導致良好晶片的浪費。

因此，WoW 適合良率高的晶圓，晶片尺寸較小時，WoW 更便宜，更適合。然而，隨著晶片尺寸的增大，每個晶圓上的良好晶片比例會減少，從而導致有缺陷的晶片和良好晶片的接合可能性更大。

因此，需要結合WoW 和CoW兩種方式，對晶片尺寸較小，良率高的晶圓，採用WoW，而對於對晶片尺寸大，良率低的晶圓，宜採用CoW。

SoIC整合片上系統是台積電最新的先進封裝技術，其工藝和晶片製造高度融合，被台積電寄予厚望，也受到業界的高度關注。

相比SoC，SoIC的晶片堆疊結構中有多個電晶體層，因而具有更高的功能密度，並且支援異構整合，有著更高的整合靈活度，在未來必將成為晶片生產加工的常態，並最終取代SoC。 (芯師爺 )