什麼是CoWoS？CoWoS是台積電獨創的一種先進封裝技術，全稱為 Chip-on-Wafer-on-Substrate（晶片-晶圓-基板）。簡單來說，它不是一種晶片製造技術（比如5奈米、3奈米），而是一種將不同晶片“組裝”在一起的高級方法。你可以把它想像成：傳統方法是把晶片像獨立的零件一樣焊在主機板上，而CoWoS則是在一個微型的“高科技托盤”上，把多個高性能晶片緊密地封裝在一起，形成一個功能強大的“超級晶片”。它屬於2.5D封裝技術。2D封裝傳統的，一個晶片封裝在一個基板上。3D封裝將多個晶片直接垂直堆疊起來（例如快閃記憶體晶片）。2.5D封裝 (CoWoS就是)將多個晶片水平放置在一個 közbenső層（Interposer）上，然後再整體封裝到基板上。這個 közbenső層是關鍵。CoWoS 的核心結構與工作原理CoWoS這個名字本身就揭示了它的三層結構：Chip (晶片)：頂層的核心部件。通常包括一個或多個邏輯晶片（如GPU、CPU、ASIC）和多個高頻寬記憶體（HBM，High-Bandwidth Memory）。例如，NVIDIA的H100 GPU就是將一個大的GPU邏輯晶片和幾顆HBM記憶體放在一起。Wafer (矽中介層 - Silicon Interposer)：這是CoWoS技術的靈魂。它是一塊非常薄的矽片，上面刻有極其精密的線路。它的作用像一個“超高速立交橋”，讓頂層的邏輯晶片和HBM記憶體之間可以進行超高密度、超高頻寬的資料交換。為什麼需要它？如果直接把GPU和HBM放在傳統的PCB基板上，它們之間的距離會很遠，線路也很粗，資料傳輸速度慢、延遲高、功耗大。而矽中介層上的線路間距可以做到微米級，比基板小幾個數量級，從而實現了極短、極快的連接。Substrate (基板)：最底層的載體。矽中介層的尺寸非常精密，無法直接銲接到電腦主機板上。基板的作用就是扮演一個“轉換器”，將中介層上微小的引腳（Micro-bumps）連接轉換成尺寸更大的焊球（BGA Balls），以便最終能安裝在普通的PCB電路板上。整個流程就像：將高性能的晶片（Chip），通過微小的焊點安裝在佈滿高速公路的矽中介層（Wafer）上，再將這個整體封裝到一個基板（Substrate）上，最終形成一個可以被使用的完整晶片產品。CoWoS 的主要優勢極高的頻寬和極低的延遲這是CoWoS最核心的價值。通過矽中介層，GPU等計算核心可以和HBM記憶體實現數TB/s的超高頻寬，這是AI訓練和推理所必需的，能有效解決“記憶體牆”問題。異構整合 (Heterogeneous Integration)CoWoS允許將不同工藝、不同功能、甚至不同廠商的晶片（Chiplets）整合在一個封裝內。例如，邏輯晶片可以用最先進的3nm工藝來追求性能，而I/O晶片可以用較成熟的工藝來控製成本。這打破了“所有功能必須整合在單一晶片上”的限制，延續了摩爾定律的精神。功耗更低因為晶片間的連接距離被縮短到微米級，訊號傳輸所需的能量大大減少，從而降低了整體功耗。尺寸更小相比於在主機板上分散佈置多個晶片，CoWoS將它們整合在一起，大大縮小了最終產品的尺寸和主機板面積。CoWoS 的技術演進和不同版本為了應對不同的成本和性能需求，台積電發展出了一個CoWoS家族：CoWoS-S (Silicon Interposer)：最經典、性能最高的版本，使用完整的矽中介層。NVIDIA的A100/H100/H200/B100等頂級AI晶片都採用這種技術。缺點是成本非常高昂，因為需要一大塊高精度的矽片。CoWoS-R (RDL Interposer)：這是一個更具成本效益的方案。它使用有機材料和重布線層（RDL, Re-Distribution Layer）來代替昂貴的矽中介層。性能略低於CoWoS-S，但成本優勢明顯，適用於對成本更敏感的應用。CoWoS-L (LSI & RDL Interposer)：這是最新的混合型方案。它結合了CoWoS-S和-R的優點，在一個有機基板中嵌入了多個小塊的本地矽橋（LSI, Local Silicon Interconnect）。這些矽橋只在需要超高密度互連的關鍵區域使用（例如連接邏輯晶片和HBM），其他區域則使用成本較低的RDL。這在性能和成本之間取得了很好的平衡，被認為是未來的一個重要方向。主要應用領域與市場影響AI 加速器 / 資料中心GPU這是CoWoS的“殺手級應用”。沒有CoWoS，就沒有今天NVIDIA A100/H100等AI算力霸主。AMD的Instinct系列AI加速器也同樣依賴此技術。高性能計算 (HPC)用於超級電腦和科學計算的處理器。高端網路晶片用於資料中心的高速交換機和路由器。高端FPGA可程式設計邏輯晶片也用它來整合HBM和高速收發器。由於AI需求的爆炸式增長，對CoWoS產能的需求也急劇飆升，導致台積電的CoWoS產能一度成為全球AI供應鏈最關鍵的瓶頸之一。台積電也為此投入巨資，在全球範圍內（尤其是在台灣）瘋狂擴建CoWoS封測廠。台積電的CoWoS技術是後摩爾定律時代，通過系統級創新延續晶片性能增長的關鍵使能者。它通過2.5D封裝的形式，實現了晶片間的超高頻寬互聯，完美滿足了AI、HPC等應用對海量資料搬運的需求。可以說，CoWoS不僅是台積電領先全球的護城河之一，更是整個AI產業發展的基石。 (葉檸風Mireille)

12月24日消息，半導體大廠英特爾（Intel）近日展示了其在先進封裝領域的最新研發成果，推出一系列以Intel 18A 與Intel 14A 等先進節點製程的多芯粒（Multi-chiplet）產品概念。不僅展現了英特爾在Foveros 3D 與EMIB-T 先進封裝技術上的突破，更傳遞出其希望在高性能計算（HPC）、人工智慧（AI）及資料中心市場與台積電的CoWoS 封裝技術一決高下的信心。英特爾本次技術展示的核心在於其精密且具高度擴展性的先進封裝構架。根據資料顯示，英特爾將利用Intel 14A-E 節點製程提供突破性的邏輯性能，該製程同時採用了第二代RibbonFET電晶體與全新的PowerDirect 技術。而在基礎晶片部分，則採用Intel 18A-PT 製程，這是首款採用背面供電技術的基礎晶片，能顯著提升邏輯密度與電力供應的可靠性。此外，為了達到極致的垂直堆疊目標，英特爾還匯入了Foveros Direct 3D 技術，通過極細間距的混合鍵合（Hybrid Bonding）進行精密3D 堆疊。而在多芯粒互連方面，新一代的嵌入式多晶片互連橋接（EMIB-T）技術加入了矽穿孔（TSV）技術，可提供更高的頻寬，並整合更大規模的晶片組。另外，英特爾還在展示視訊中披露了兩款極具前瞻性的概念設計，展現了其超越傳統光罩限制（Reticle Limit）的技術實力。其中在中階解決方案方面，可配備4個計算晶片與12個HBM。至於在旗艦解決方案方面，則是將規模擴大到16個計算晶片與24個HBM ，並可配置多達48個LPDDR5X 控製器，極大化AI 與資料中心工作執行所需的記憶體密度。而且，這些設計採用了類似“Clearwater Forest”的構架，其基礎晶片負責搭載SRAM，並通過Foveros 3D 技術將頂層包含AI 引擎或CPU IP的計算晶片堆疊在上面。記憶體支援方面，英特爾強調其封裝方案能無縫相容目前的HBM3/HBM3E，以及未來的HBM4、HBM5 等新一代標準。根據市場的分析，英特爾這次一系列展示動作，無疑是向台積電發出挑戰。台積電目前已規劃9.5倍光罩尺寸的CoWoS 解決方案，並結合A16 製程，以及超過12個HBM4E （通過CoWoS-L）。然而，英特爾表示，其封裝構架具備超過12倍的光罩尺寸，顯示在規格上有意超越台積電。英特爾還特別強調，雖然Intel 18A 製程主要用於其內部產品，但Intel 14A 節點製程則是專為外部客戶設計的。因此，英特爾目前正積極與產業夥伴建立多元生態系，目的是提供更快的上市時間與更具韌性的供應鏈。儘管英特爾過去在先進封裝領域早有建樹，例如被視為工程奇蹟的Ponte Vecchio 晶片，但受限於良率問題與研發延遲，該產品並未取得商業化上的成功，隨後如Falcon Shores 等多項計畫也遭取消。因此，目前英特爾正試圖憑藉Jaguar Shores，以及備受期待的Crescent Island AI GPU 捲土重來。對英特爾而言，真正的考驗在於能否成功爭取到第三方客戶的訂單。尤其在Intel 14A 技術與先進封裝解決方案的加持下，英特爾似乎已準備好重新回歸晶圓代工市場的頂尖賽局。 (芯智訊)

分享一份J.P. Morgan（摩根大通）的半導體分析報告，基於台積電等行業資料撰寫，報告指出半導體行業正進入以先進封裝和測試能力為關鍵瓶頸的新階段，而非僅依賴晶圓製造。台積電通過其CoWoS、SoIC和WMCM等技術成為這一趨勢的核心推動者。報告詳細分析了台積電的產能擴張計畫（如AP8工廠）、客戶需求、技術路線圖（CoPoS、SoIC），以及產業鏈生態的戰略佈局。報告主要內容台積電先進後端擴展：CoWoS產能、SoIC/WMCM技術、下一代CoPoS台積電客戶動態市場展望（2025-2027年）台灣產業鏈叢集AP8改造成本與戰略意義技術和供應鏈等分析關鍵資訊摘錄1 AP8轉換成本與戰略意義AP8是台積電史上最大後端投資之一，直接針對AI硬體擴產的瓶頸，且通過改造舊LCD廠快速實現產能落地，體現其資源整合效率。報告詳細揭示了台積電為突破封裝瓶頸的巨額投資細節，總投入約18-22億美元（含5.3億收購費），包括潔淨室改造（3-6億美元）、核心工藝裝置（7-9億美元）、測試基礎設施（2-3億美元）等。2 台積電供應鏈和客戶分析報告宏觀分析了生態系統的變革，強調台積電的兩大戰略方向：一是供應鏈方面，與OSAT（日月光、Amkor等）、基板供應商（欣興、南亞）的深度繫結，任何環節的薄弱都將延遲全球AI資料中心建設。二是客戶方面，從NVIDIA GPU壟斷轉向Broadcom TPU、AWS Trainium、微軟MAIA等ASIC多元格局，降低集中風險並加速創新，同時推動CoPoS、SoIC成為摩爾定律放緩後的新 scaling 槓桿。其他主要頁面展示(銳芯聞)

EMIB-T脫穎而出。英特爾在電子元件技術大會(ECTC) 上揭露了多項晶片封裝技術突破，概述了多種新型晶片封裝技術的優勢。我們採訪了英特爾院士兼基板封裝開發副總裁Rahul Manepalli 博士，深入瞭解了其中三種新型封裝技術：EMIB-T，用於提升晶片封裝尺寸和供電能力，以支援HBM4/4e 等新技術；一種全新的分散式散熱器設計；以及一種全新的快速鍵結技術，可提高可靠性和良率，並支援更精細的晶片間連接。英特爾也參與了此次大會上發表的另外17 篇新論文的發表。圖片來源：Tom's Hardware英特爾代工廠旨在利用尖端製程節點技術，為英特爾內部和外部公司生產晶片。然而，現代處理器越來越多地採用複雜的異構設計，將多種類型的運算和記憶體元件整合到單一晶片封裝中，從而提升效能、成本和能源效率。這些晶片設計依賴日益複雜的先進封裝技術，而這些技術是異質設計的基石。因此，為了與台積電等競爭對手保持同步，英特爾必須持續發展。英特爾的新型EMIB-T 最初 於上個月的英特爾Direct Connect 活動上發佈，它將矽通孔(TSV) 融入其已經廣泛使用的EMIB 技術中——一種嵌入封裝基板的矽橋，可在晶片/裸片之間提供通訊和電源管道。EMIB 的下一代技術提升了關鍵的封裝供電效率指標，並加快了晶片間通訊速度。 EMIB-T 可用於更有效地為計算和記憶體元件供電——標準EMIB 連接由於採用懸臂式供電路徑而存在高電壓降問題，而EMIB-T 利用TSV 從晶片封裝底部通過TSV 橋接晶片進行供電，從而實現了直接、低電阻的供電路徑，這對於HBM4/4e 整合至關重要。當然，TSV 的使用也提升了晶片間的通訊頻寬，從而能夠整合高速HBM4/4e 記憶體封裝，並使用UCIe-A 互連技術，將資料傳輸速率提升至32 Gb/s 或更高。透過同一介面傳輸電源和訊號會在訊號路徑中引入“雜訊”，但英特爾在橋接器中整合了高功率MIM 電容器，有助於確保通訊訊號的一致性。EMIB-T 還能實現更大的晶片封裝尺寸，達到120x180 毫米，並在單一大型晶片封裝中支援超過38 個橋接器和超過12 個矩形大小的晶片。此外，第一代EMIB 實現了55 微米的凸塊間距（這是一個關鍵的互連密度指標），而第二代EMIB 則縮小至45 微米間距。英特爾的論文展示了一種間距為45 微米的EMIB-T 設計，但指出新技術支援「遠低於」45 微米的間距，並表示將很快支援35 微米間距，並且25 微米間距的間距正在開發中。英特爾尚未公佈皮焦/位元(pJ/bit) 的功率效率指標。 EMIB-T 也相容於有機或玻璃基板，其中玻璃基板是英特爾未來晶片封裝業務的關鍵策略方向。人工智慧革命正在將晶片封裝尺寸推向新的高度，隨之而來的是功耗的增加，帶來了棘手的散熱挑戰。英特爾也揭露了一種全新的分解式散熱器技術，該技術將散熱器分解成平板和加強筋，以改善散熱器與位於散熱器和底層晶片之間的熱介面材料(TIM) 之間的耦合。除其他優勢外，該技術還有助於將TIM 耦合焊料中的空隙減少25%。英特爾的圖示展示了一個整合微通道的散熱器，液體可直接通過IHS冷卻處理器，就像我們在Direct Connect活動上看到的一樣。雖然論文重點討論了將散熱器拆分成多個部分的影響，但這項技術可以冷卻TDP高達1000W的處理器封裝，凸顯了英特爾正在從多個角度解決晶片冷卻問題。英特爾在其伺服器和消費產品中都採用了熱壓黏合技術；然而，它現在已經開發出一種專門針對大型封裝基板的新型熱壓黏合工藝，有助於克服黏合過程中的晶片和基板翹曲。這項新技術最大限度地減少了鍵合過程中封裝基板和晶片之間的熱差，從而提高了良率和可靠性指標，並實現了比目前大批次生產中更大的晶片封裝。它還能實現更精細的EMIB連接間距，有助於從EMIB-T技術中搾取更高的密度。擁有一套完善且具競爭力的封裝技術對於英特爾代工廠至關重要，因為它致力於為客戶提供儘可能全面的晶片生產選擇。先進的晶片封裝技術使客戶能夠將來自多家供應商的不同類型的晶片（例如CPU、GPU 和記憶體）整合到單一封裝中，從而降低所有元件完全過渡到英特爾製程節點的風險。事實上，英特爾也為完全不使用任何英特爾製造元件的晶片提供封裝服務，這有助於其晶片製造服務與潛在的新客戶建立關係。晶片封裝也已成為英特爾外部客戶的領先服務之一，目前這些客戶包括AWS、思科等產業巨頭，以及美國政府的RAMP-C和SHIP專案。這些封裝合約是英特爾代工廠創造收入的最快途徑，因為生產採用尖端製程節點的晶片需要更長的交付周期。（半導體產業觀察）

國產晶片先進製程的希望在那兒呢？——光刻機，還是另闢蹊徑？尤其是隨著全球人工智慧產業的集中爆發，以及自動駕駛的進一步普及；國產晶片對於高性能晶片的需求日益迫切！在光刻機短期內無法突破的情況下，Chiplet技術和先進封裝技術就成為面對先進製程挑戰的重要路徑。同時，面對半導體工藝逐步逼近2nm物理極限，“超越摩爾定律”已成全球半導體產業界的共識，為此先進封裝成為最重要的“超越路徑”；其中混合鍵合（Hybrid Bonding）憑藉高密度互連與低功耗特性，成為突破的不二之選。但對於國產半導體產業而言，高端鍵合裝置幾乎被國外廠商所壟斷，成為了國產先進封裝突破的“達摩克利斯之劍”。這一現狀，隨著3月12日青禾晶元正式發佈全球首台獨立研發的C2W&W2W雙模式混合鍵合裝置而成為歷史；同時也意味著國產半導體先進封裝正式打破國際巨頭技術壟斷。據瞭解，此次青禾晶元發佈的C2W&W2W雙模式混合鍵合裝置SAB 82CWW系列，通過一體化架構設計，首次實現C2W（晶片-晶圓）與W2W（晶圓-晶圓）雙模式協同。我們知道，傳統封裝廠商進行混合鍵合製程時，往往面臨一個關鍵抉擇：選擇晶片對晶圓（C2W）還是晶圓對晶圓（W2W）技術路線。這種選擇意味著良率和產能的只能取其一；如選擇C2W則意味著每顆晶片都需要精準定位，產能受限；而選擇W2W則適合小晶片的批次鍵合，但在大晶片良率波動大。而此次青禾晶元的SAB 82CWW系列裝置最大的創新在於，先進封裝廠商不需要選擇非此即彼了；其裝置實現了同時支援C2W和W2W雙模式混合鍵合，實現兩種技術路線的“協同進化”。因而，這此次青禾晶元的突破不僅有效提升了封裝廠商的研發效率，同時還可以極大的降級裝置營運的效率和成本；也標誌著國產高端鍵合裝置正式成為全球主流，甚至某些技術上實現了超越。另外，值得特別一提的事，青禾晶元的裝置還支援8英吋和12英吋晶圓的相容切換，能夠處理厚度最薄至35微米的超薄晶片，並通過自動更換夾具，相容0.5×0.5mm至50×50mm的晶片。同時，通過獨創的晶片邊緣夾持技術，避免了晶片正面的顆粒污染，顯著提升了生產良率和可靠性。同時，由於全球市場對於先進封裝的需求正在快速放大，預計未來鍵合裝置的市場也將持續高速增長；目前鍵合裝置市場主要包括引線鍵合、混合鍵合（Hybrid Bonding）、晶圓鍵合（Wafer Bonding）及臨時鍵合/解鍵合四大技術領域，應用日益廣泛，包括半導體封裝、儲存晶片（如3D NAND、HBM）、消費電子、汽車電子等應用場景。其中，混合鍵合是後摩爾時代的關鍵技術，通過實現高密度互聯密度提升10倍以上，預計2030年市場規模預計達200億人民幣，主要應用於HBM和3D NAND。目前混合鍵合裝置市場主要海外企業EVG、SUSS、BESI主導，佔據整個市場的90%以上份額，國產化率不足5%。國內廠商中拓荊科技、邁為股份已推出相關裝置並進入驗證階段；而青禾晶元新一代混合鍵合裝置SAB 82CWW系列的發佈，不僅打破了EVG等國際龍頭在高端混合鍵合等關鍵工藝的獨家供應，同時為國產3D封裝技術和產能的發展提供了可靠的保障；另外，混合鍵合裝置的突破，也進一步加速了國產Chiplet、存算一體等新技術和新架構的落地。 (飆叔科技洞察)

積體電路產業通常被分為晶片設計、晶片製造、封裝測試三大領域。其中，晶片製造是積體電路產業門檻最高的行業，高端晶片製造的玩家越來越少，目前只剩下台積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。 隨著先進封裝技術的發展，晶片製造和封裝測試逐漸融合。我們驚奇地發現，在先進封裝領域的高端玩家，竟然也是台積電、三星、英特爾三家，而傳統的封測廠商，已經被他們遠遠地拋在身後。 那麼，這三家的先進封裝到底有什麼獨到之處呢？他們為何能超越傳統封測廠商，引領先進封裝產業，我們通過三期文章來解讀三家的先進封裝技術。 今天，我們詳細解讀台積電的先進封裝技術。