EUV光刻，有變！

EUV技術自從其提出以來，面臨著多重挑戰，包括高成本、複雜的光學系統以及需要在高精度下製造光罩等。然而，隨著技術不斷成熟，EUV逐漸突破了製程限制，尤其在10nm及以下的製程中展現出了其不可替代的優勢。

近期，英特爾、imec、美光、三星等公司紛紛宣佈與EUV相關的重要進展，進一步加速了EUV技術的商用應用及發展，這標誌著EUV技術進入了新的階段，有著顯著的變革。

High NA EUV，廠商新進展

在2025年SPIE先進光刻 + 圖案化技術大會上，不少頂尖的晶片廠商討論了EUV光刻機尤其是最新一代的High NA EUV光刻機的一些應用進展。

英特爾，季產3萬片

英特爾是第一家購買High NA EUV光刻機的晶片廠商，據悉，每台機器價值高達3.5億歐元。不過英特爾採用這些新機器暫時用於研發用途。英特爾工程師Steve Carson在 SPIE 先進光刻+圖案會議上透露，英特爾去年在其位於俄勒岡州希爾斯伯勒附近的D1開發工廠安裝並開始使用兩台ASML High-NA Twinscan EXE:5000 EUV 光刻工具，目前已使用這些系統在一個季度內處理了多達30,000片晶圓。

英特爾工廠的早期結果顯示，高數值孔徑機器僅用一次曝光和“個位數”的處理步驟就能完成早期機器需要三次曝光和大約 40 個處理步驟才能完成的工作。英特爾正在使用其 18A 製造技術來測試高 NA 工具，該技術計畫於今年晚些時候與新一代 PC 晶片一起進行量產。

每季度處理 30,000 片晶圓遠低於商用級系統所能達到的水平。然而，對於研發用途來說，這個數字是巨大的，表明英特爾對成為高 NA EUV 時代領先晶片製造商的決心有多大。英特爾計畫在未來幾年使用這些機器生產其 14A（1.4nm 級）晶片。

ASML 的 Twinscan EXE 高 NA EUV 光刻工具只需一次曝光即可實現低至 8nm 的解析度，與單次曝光即可提供 13.5nm 解析度的低 NA EUV 系統相比，這是一個顯著的改進。雖然當前一代的低 NA EUV 工具仍可通過雙重圖案化實現 8nm 解析度，但這會延長產品周期並影響產量。與低 NA EUV 系統相比，高 NA EUV 工具將曝光場減少了一半，這需要晶片開發人員更改其設計。考慮到高 NA EUV 光刻系統的成本和特性，所有晶片製造商對其採用都有不同的策略。

Imec，20nm間距電氣測試高達良率90%

奈米電子和數位技術領域的世界領先研究和創新中心imec，在此次會上展示了在單次曝光High NA EUV光刻後圖案化的20nm間距金屬線結構上獲得的首個電氣測試 (e-test) 結果。imec的測試結果表明，使用金屬氧化物 (MOR) 負性光刻膠進行單次High NA EUV圖案化後獲得的20nm間距的金屬化線結構表現出90%以上的良率。

該性能指標是在兩種不同的測試結構（即蛇形結構和叉形結構）上獲得的，如下圖所示，兩種結構都表現出了良好的電氣產量，表明隨機缺陷數量較少。這些電氣測試結果證實了High NA EUV 光刻掃描器及其周圍生態系統能夠在如此小的尺寸下圖案化線條/空間。

“電子測試是High NA EUV驗證的關鍵步驟，” imec先進圖案化部門總監Philippe Leray補充道。這些電子測試結果也為我們指明了前進的方向。這些結果代表了對High NA EUV 光刻及其周邊生態系統功能的初步驗證，包括先進的抗蝕劑和底層、光掩模、計量技術、（變形）成像策略、光學鄰近校正 (OPC) 以及整合圖案化和蝕刻技術。

去年6月3日，imec和ASML宣佈在荷蘭費爾德霍芬開設High NA EUV光刻實驗室，雙方將共同營運該實驗室。預計將於2025-2026年實現High NA EUV大批次生產。

Imec總裁兼首席執行官Luc Van den hove表示：“High NA EUV是光學光刻技術的下一個里程碑，有望在一次曝光中對間距為20奈米的金屬線/空間進行圖案化，並為下一代DRAM晶片提供支援。與現有的多重圖案化0.33 NA EUV方案相比，這將提高產量、縮短周期時間，甚至減少二氧化碳排放量。因此，它將成為推動摩爾定律進入埃時代的關鍵推動因素。

美光DRAM終於用上EUV

今年2月25日，美光推出了採用全新1γ (1-gamma) 、第六代（10nm 級）DRAM節點製造的16Gb DDR5裝置。該記憶體的額定資料傳輸率為 9200 MT/s，行業標準電壓為 1.1V。與其前代產品（採用1β工藝製造的 16Gb DDR5 IC）相比，新器件的功耗降低了 20%，位密度提高了30%。

1γ 製造工藝是美光首次採用EUV技術的工藝，相比之下，頭部的三家儲存大廠中，三星和 SK 海力士都投資了EUV光刻機，並早早的享受了降低成本的好處。

三星在 EUV工藝方面佔據優勢，它是業內首批成功將EUV工藝應用於DRAM生產的公司之一，而且是在14nm工藝開始就用上了EUV。2020年，三星推出了業界首款EUV DRAM樣品，這年初，三星位於韓國華城的專用於EUV技術的新半導體生產線開始量產。2021年，三星開始量產基於EUV技術的14奈米DRAM，通過應用5個EUV層，實現了自身最高的單位容量，同時，整體晶圓生產率提升了約20%。此外，與上一代DRAM工藝相比，14奈米工藝可幫助降低近20%的功耗。

SK海力士於2021年開始將EUV應用於其10奈米級第四代DRAM，使用了1層EUV，目前在其位於利川的M16工廠運行著10多台EUV機器。

此次，美光轉向EUV也將改善其新節點的經濟效益。根據tom’shardware的報導，美光並未透露新生產節點使用了多少個EUV層，但我們可以推測該公司將EUV用於關鍵層，否則這些層將需要使用多重圖案化，這會延長生產周期並影響產量。美光確實表示1γ將EUV與多重圖案化 DUV技術結合使用。此外，美光的 1γ DRAM工藝技術採用了下一代高K金屬柵極技術和全新的後端 (BEOL) 電路。接下來，美光將使用其1γ製造技術來製造其他類型的記憶體產品，包括GDDR7、LPDDR5X（高達 9600 MT/s）和資料中心級產品，因此該節點將成為公司的主力。

目前，美光在日本的晶圓廠生產1γ DRAM，美光於2013年收購了日本DRAM巨頭爾必達，在日本擁有4,000多名工程師和技術人員。美光在日本的多個工廠，包括位於廣島的晶圓廠，是其全系列尖DRAM 技術研發路線圖和量產的核心。該公司的第一台EUV工具於2024年也是在日本安裝。美光原計畫於2024年開始在其1γ工藝中使用EUV技術。但由於PC市場低迷和公司削減開支，美光不得不將該計畫推遲到2025年。為了為其工廠配備先進的工具，美光去年9月從日本政府獲得了465億日元（3.2億美元）的補助。與此同時，美光表示，將在日本政府的密切支援下，在未來幾年內在該技術上投資 5000 億日元（36.18 億美元）。

隨著美光也用上EUV，三家儲存廠商的競爭也愈發激烈起來。要知道，美光成功開發了沒有 EUV 的 1b 節點，並成功生產了基於 1b 的 HBM。SK 海力士也成功遷移了EUV 並量產基於1b的HBM。雖然在EUV的應用上，三星是第一個吃螃蟹的人，但是在接下來的競爭，例如1a DRAM，就略顯乏力了。三星無法比競爭對手更快地量產1a DRAM，SK 海力士在去年 1 月率先從英特爾獲得了基於 1a DRAM 的伺服器 DDR5 產品認證。

為此，三星試圖通過更積極地引進High NA EUV機器來提高競爭力。與此同時，SK海力士也在著力購買High NA EUV機器，預計兩家廠商的時間軸是差不多的，最早將於今年下半年收到。

三星，引入EUV薄膜

在去年於歐洲舉辦的一次技術研討會上，台積電概述了其在EUV光刻技術方面的成功經驗：通過增加EUV光刻機的數量、提高晶圓產量以及最佳化防護薄膜的使用，台積電實現了生產效率的顯著提升。

薄膜（pellicle）在晶片製造中用於減少圖案缺陷，薄膜位於光刻機內部，位於光罩或掩模（很像包含要印在晶圓上的圖案藍圖的範本）正下方，其作用是捕捉微小顆粒，否則這些顆粒會粘附在光罩上並最終印在晶圓上，導致晶片故障。

作為全球第一大晶圓代工廠，台積電已經開發出自己的 EUV薄膜技術，以最大程度地提高生產效率。可能出於種種原因，三星並沒有大量採用薄膜，可能是因為擔心防護膜容易受到損壞，一旦發生損壞，必須停止價值數百萬美元的 EUV 機器進行清潔，同時依賴該機器的整個生產也將停止。

不過據業內人士25日透露，三星晶圓代工廠已決定向日本三井化學公司採購價值數十億韓元的EUV光罩薄膜。通過最終測試後，預計將應用於京畿道華城市的3奈米晶圓代工線“S3”進行量產。

三星3奈米製程的良率一直難以提升，其代工部門在去年第四季度虧損了約2兆韓元。在這種背景下，為了提高生產效率，三星經過慎重考慮，最終選擇了三井化學的EUV薄膜技術。值得注意的是，ASML曾是首家成功開發出可用於EUV光刻系統的商業薄膜供應商，2019年，ASML將相關許可授權給了三井化學，使其成為全球唯一的EUV薄膜商用供應商。

三井化學正投資於用於晶片光刻的奈米管薄膜技術。該公司計畫在日本南部的岩國大竹工廠建設一座新廠，每年生產5,000片基於奈米管的薄膜。三井化學表示，這些奈米管薄膜在抵抗EUV光刻的嚴苛條件下，比目前的矽基薄膜更具優勢。

儘管如此，三星也在自主研發EUV薄膜。2021年，三星宣佈其已經開發出一種透過率為88%的防護薄膜。然而，研究人員指出，要支援EUV光刻的缺陷率和生產效率，防護薄膜的透射率需遠高於90%（90%的透射率意味著進入薄膜的光中只有90%能到達掩範本）。此外，薄膜的壽命也是一個重要挑戰。

目前，三星正在推動EUV薄膜的國產化，FST和S&S Tech等韓國公司正在積極開發EUV薄膜。而且，三星的“EUV協同任務組（TF）”部門目前正致力於開發下一代碳奈米管（CNT）薄膜，以期解決現有薄膜的限制。

這家公司要幹掉光刻

瑞典公司AlixLabs AB（由隆德大學分拆出來）通過其創新技術原子層蝕刻 (ALE) 間距分割技術 (簡寫為APS)，成功在英特爾提供的測試矽片上蝕刻出與商用3nm半導體工藝相對應的結構。該公司在加利福尼亞州聖何塞的SPIE 先進光刻 + 圖案化貿易展上分享了這一成果。

該公搜CEO Suyatin表示：“APS可以幫助行業減少對多重圖案化解決方案的依賴，同時降低成本和環境影響。我們的技術能夠在矽片上生產10nm以下等級的特徵，並且在英特爾測試平台計畫的幫助下，我們已經證明，只需蝕刻，就可以在量產矽片上生產 5nm 以下等級的特徵。”

APS 的核心是能夠使用極端形式的原子層蝕刻 (ALE) 以簡單、經濟且溫和的方式將半導體晶圓上的奈米級特徵分割成更小的結構。該工藝利用奈米級特徵側壁的獨特屬性，這些屬性在蝕刻過程中充當地形掩模。通過利用 ALE，APS 可以在矽、電介質和其他材料（如磷化鎵 (GaP)）上準確高效地建立極其精細的特徵，其關鍵尺寸低於 10 奈米且間距緊密。並且能夠在生產中直接實現5nm以下的特徵，無需複雜的多重圖案化步驟。該技術的後續版本（beta工具）將在2025年推出，預計將進一步推進這一技術的商業化，並擴展其在浸沒式光刻技術中的應用。

APS在半導體製造中大有裨益，它提供了一種按照摩爾定律繼續縮小晶片元件尺寸的方法，同時降低成本並提高產量。該工藝尤其有價值，因為它允許製造商實現更小、更密集的元件，而無需多個複雜的光刻步驟，這些步驟既昂貴又耗費資源。因此，APS工藝減少了半導體生產的資本投資、能源消耗和總體環境影響。

結語

隨著技術的不斷創新和產業需求的提升，EUV光刻技術正逐步克服其成本高昂、裝置複雜等挑戰，向著更高效、更精準、更低成本的方向發展。未來，EUV不僅將繼續引領晶片製造向更小、更精密的尺寸邁進，還將為全球半導體產業的創新與競爭提供強大的技術支撐。 (半導體行業觀察)