Intel：異構整合技術演進及先進封裝載體展望

分享一份Intel在2024年VLSI上的報告，聚焦異構整合技術，探討其歷史演變、當前以先進封裝為核心的落地應用，以及未來擴展所需的關鍵技術方向、挑戰與機遇，強調 HI 對計算和通訊領域持續進步的核心作用。

報告主要內容

• 總覽 HI 的核心價值
• HI歷史演進
• 先進封裝作為HI載體的現狀
• HI未來的擴展與升級

關鍵資訊摘錄

1先進封裝載體

報告列出 5 類關鍵先進封裝技術，包含具體參數、優勢與應用進展。

• FCBGA/FCLGA：凸點間距約 100μm，全球市場份額超 40%，支援 120×120mm 尺寸，2017 年起已量產。
• EMIB（嵌入式多晶片互連橋）：凸點間距從 55μm 逐步縮減至 36μm，支援 TSV 技術，提升互連密度。
• Foveros Direct：採用 Cu-Cu 直接鍵合，凸點間距≤25μm，功耗效率最優（約 0.05pJ/bit），2023 年起進入量產爬坡。
• 玻璃核心基板封裝：凸點間距 < 10μm，支援大尺寸（6 倍以上掩模等效面積），助力 448G 速率與可插拔連接器。
• 共封裝光學（Co-Packaged Optics）：整合波導的玻璃耦合方案，實現高良率、低成本，推動光互連落地。

2 UCIe 的動機與價值

報告明確，標準化晶片互連介面（UCIe）是HI未來規模化擴展的關鍵支撐，是建構開放生態的核心。通過開放的高速晶片間介面（UCIe），建構 “封裝上的平台”，實現不同工藝、不同廠商晶片粒的混合搭配，可打破掩模尺寸限制，使 SoC 可突破單晶片規模；縮短產品上市時間（支援晶片粒復用）；降低成本（減少 IP 移植、最佳化工藝選擇）；支援定製化解決方案，推動創新規模化。在性能方面，相比封裝外 SerDes，功耗降低至 1/20，I/O 性能提升 20 倍，適配 2D/2.5D/3D 先進封裝場景。

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(銳芯聞)