#UCIe
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HBM之後，HBF來了：3D NAND+TSV+UCIe，512GiB與3.072TB/s重構AI記憶體架構！

🔷不取代HBM，而是擴展HBM：高頻寬Flash將TB級容量進一步推向xPU身邊 🔷模型權重、KV Cache與MoE成為關鍵場景，AI記憶體層級迎來重新劃分 隨著大模型參數規模持續膨脹、Context Length不斷拉長，AI晶片面臨的挑戰已經不只是“算力夠不夠”，Memory Wall正在成為制約GPU/TPU/xPU繼續擴展的重要瓶頸。HBM雖然擁有極高頻寬，但容量擴展壓力越來越突出；傳統NAND容量足夠大，卻又很難滿足AI計算對近端高頻寬資料訪問的需求。正是在這樣的背景下，High Bandwidth Flash（HBF）開始走向台前——它試圖把Flash從傳統記憶體層直接搬到xPU身邊，在HBM與SSD之間建立一個全新的高頻寬、大容量Memory Tier。 這次，小編就帶大家詳細看看這份HBF High-Level Base Die Specification。從3D NAND Stack、Base Die、TSV，到16通道Wide-I/O、UCIe/AXI互連，再到512GiB+容量與最高3.072TB/s目標有效頻寬，HBF正在嘗試用“高平行NAND+先進封裝+Chiplet互連”重新定義Flash的性能邊界。
HBM之後，HBF來了：3D NAND+TSV+UCIe，512GiB與3.072TB/s重構AI記憶體架構！
科技#HBM#HBF#3D NAND
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Chiplet開放生態全面解析：UCIe高速互連、異構整合、先進封裝三大核心技術揭秘！

🔷UCIe統一Die-to-Die高速互連，打通跨廠商Chiplet開放生態 🔷異構整合疊加先進封裝，推動晶片從SoC邁向Package級SoC 這兩年，隨著先進製程成本持續攀升、Reticle Size逐漸觸頂，Chiplet正在從“可選方案”走向下一代高性能晶片的核心架構。但真正決定Chiplet能否大規模普及的關鍵，並不只是先進封裝，而是不同Die之間能否實現標準化、高頻寬、低功耗的互聯。 今天小編就借這份UCIe官方報告，帶大家系統看看：UCIe如何通過統一Die-to-Die介面，打通CPU、GPU、Memory、I/O以及各類加速器Chiplet，並推動“Package成為新的SoC”。從UCIe 1.0到1.1，再到汽車、CXL、光互連和開放Chiplet生態，這背後其實是一場從“單晶片整合”邁向“封裝級系統整合”的產業變革。
Chiplet開放生態全面解析：UCIe高速互連、異構整合、先進封裝三大核心技術揭秘！
科技#Chiplet#UCIe高速互連#先進封裝
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Intel：異構整合技術演進及先進封裝載體展望

分享一份Intel在2024年VLSI上的報告，聚焦異構整合技術，探討其歷史演變、當前以先進封裝為核心的落地應用，以及未來擴展所需的關鍵技術方向、挑戰與機遇，強調 HI 對計算和通訊領域持續進步的核心作用。報告主要內容總覽 HI 的核心價值HI歷史演進先進封裝作為HI載體的現狀HI未來的擴展與升級關鍵資訊摘錄1先進封裝載體報告列出 5 類關鍵先進封裝技術，包含具體參數、優勢與應用進展。FCBGA/FCLGA：凸點間距約 100μm，全球市場份額超 40%，支援 120×120mm 尺寸，2017 年起已量產。EMIB（嵌入式多晶片互連橋）：凸點間距從 55μm 逐步縮減至 36μm，支援 TSV 技術，提升互連密度。Foveros Direct：採用 Cu-Cu 直接鍵合，凸點間距≤25μm，功耗效率最優（約 0.05pJ/bit），2023 年起進入量產爬坡。玻璃核心基板封裝：凸點間距 < 10μm，支援大尺寸（6 倍以上掩模等效面積），助力 448G 速率與可插拔連接器。共封裝光學（Co-Packaged Optics）：整合波導的玻璃耦合方案，實現高良率、低成本，推動光互連落地。2 UCIe 的動機與價值報告明確，標準化晶片互連介面（UCIe）是HI未來規模化擴展的關鍵支撐，是建構開放生態的核心。通過開放的高速晶片間介面（UCIe），建構 “封裝上的平台”，實現不同工藝、不同廠商晶片粒的混合搭配，可打破掩模尺寸限制，使 SoC 可突破單晶片規模；縮短產品上市時間（支援晶片粒復用）；降低成本（減少 IP 移植、最佳化工藝選擇）；支援定製化解決方案，推動創新規模化。在性能方面，相比封裝外 SerDes，功耗降低至 1/20，I/O 性能提升 20 倍，適配 2D/2.5D/3D 先進封裝場景。其他主要頁面展示(銳芯聞)
Intel：異構整合技術演進及先進封裝載體展望
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