三星計畫將2nm工藝應用於HBM4，以此佔據領先優勢

據韓國《商業周刊》報導，三星正計畫將2 奈米工藝應用於其第七代高頻寬記憶體HBM4E的基底裸片。該公司剛量產推出了業界首款商用 HBM4，同時還在單獨推進 HBM4E供電網路的重新設計，以應對在相同封裝面積內，電源凸點從 13682 個增加到 14457 個所帶來的壓力。

在 HBM3 及之前的世代中，基底裸片的角色相對被動，僅位於 HBM 堆疊底部，負責供電與訊號控制。而從 HBM4 開始，基底裸片開始直接承擔部分計算任務，角色更趨主動，這也讓底層工藝節點的重要性大幅提升。

在 HBM4 上，三星本就已佔據優勢：其採用自家晶圓廠的4 奈米邏輯基底裸片，搭配最新的 1c 級 DRAM 工藝，遠領先於海力士向台積電採購的 12 奈米（N12）工藝。若 HBM4E 改用 2 奈米工藝，三星將進一步拉大領先優勢，在功耗效率、熱管理與面積利用率上實現最佳化。

行業其他核心廠商也將定製版 HBM4E 視為下一個競爭焦點：台積電表示計畫採用 3 奈米工藝打造定製版 HBM4E，海力士也在研發自家版本。憑藉此次向 2 奈米節點的推進，三星顯然在刻意保持工藝技術上的領先身位。

標準版 HBM4E 預計將於年中推出，定製版產品則計畫在下半年流片。

報導還提及晶圓代工層面的考量：內部自產 HBM 基底裸片有助於三星晶圓代工維持高產能利用率，而 2 奈米節點也將在其美國德克薩斯州泰勒晶圓廠的擴產中扮演關鍵角色。目前該廠已開始裝置安裝，目標在年底前完成首批晶圓流片。 (銳芯聞)