集邦諮詢（TrendForce）於 2026 年 6 月整理髮布的 “台積電 CoPoS 技術及台灣關鍵供應商” 的架構與供應鏈圖譜。
它主要展示了台積電針對下一代超大型 AI 晶片開發的面板級先進封裝技術——CoPoS（Chip on Panel on Substrate）的物理層級架構，並梳理了該生態圈中關鍵的台灣裝置、材料、封測（OSAT）及研發合作夥伴。
以下是對該圖內容的詳細解讀：
一、 CoPoS 技術架構解讀（圖上半部分）
CoPoS 代表 “晶片-面板-基板”封裝（Chip on Panel on Substrate）。
它是台積電應對傳統 CoWoS 晶圓級封裝物理尺寸限制，走向 面板級扇出型封裝（FOPLP） 的重要技術路徑。其物理結構自上而下分為四個層級：
1. 晶片層（Chip Level）
- 元件：高寬記憶頻體（HBM）堆疊與主晶片（CPU / GPU / AI 晶片）。
- 作用：將算力核心與超高頻寬記憶體放置在最上層，通過微凸塊（Micro-bumps）與下方的介質層連接。
2. 中介層（Interposer Level）
- 元件：重布線中介層（RDL Interposer）+ 玻璃載板（Glass Carrier）。
- 技術亮點：CoPoS 的核心革新之一是引入了 矩形玻璃載板 來替代傳統晶圓級封裝中的圓形矽中介層或圓形載體。玻璃材質具備優異的平整度、電學性能和熱穩定性，且矩形設計能將材料利用率提升至 75% 以上，大幅減少邊緣浪費，並支援容納更大尺寸的晶片組合。
3. 基板層（Substrate Level）
- 元件：封裝基板（通常採用 ABF 材質）。
- 作用：承載上方的面板模組，並將其電氣訊號引腳過渡至更寬的間距。
4. PCB層（PCB Level）
- 元件：印刷電路板（PCB）。
- 作用：整個晶片封裝體最終貼裝到系統主機板（PCB）上。 (Junea-w)