今天，ZDNet Korea刊出一篇資訊密度極高的報導：三星電子與SK海力士對下一代HBM匯入混合鍵合的時點陷入深度躊躇，原因是這項技術的兩大核心賣點——減薄與散熱——其必要性正在下降，業界預計只有當HBM的I/O數量再度暴增時，匯入的必要性才會重新浮現。圍繞它的討論指向同一個判斷：混合鍵合進入HBM量產線的時間，比市場共識更晚。結論先行：至2029年年中，量產HBM不採用混合鍵合的機率為90%，真正的觸發點在HBM5E的4096個I/O，2030年前後。
判斷一項新工藝的匯入時點，正確的問題從來不是"新工藝有多好"，而是"舊工藝什麼時候死"。熱壓鍵合（TC bonding）的死因清單上只有三條：高度不夠、熱散不掉、間距壓不下去。逐條驗屍，會發現三條死因在未來三年內一條都不成立。
高度：一道被算術解開的題
HBM厚度標準在HBM3E之前是720微米，進入HBM4放寬到775微米，主因是堆疊層數從8層、12層上探至12層、16層；如今JEDEC正在討論將20層堆疊的HBM5厚度進一步放寬到900至最高1000微米。這組數字的含義可以用簡單算術展開：扣除基底裸片與頂部保護層約100微米，775微米下堆20層，每層"裸片加鍵合層"的平均預算被壓到約34微米，DRAM裸片必須減薄到25微米以下——那是晶圓翹曲、TSV銅凸出與應力失控的危險區間；放寬到1000微米，回到約45微米的舒適區，現有工藝無需任何革命。業界估計：僅放寬50微米就足以支撐20層堆疊，而匯入混合鍵合意味著現有裝置的整體置換與巨額成本，因此儲存廠商普遍支援放寬厚度標準。
委員會敢於放寬，是因為系統的高度基線在整體上移。TSMC-SoIC將計算裸片的堆疊高度抬升至775微米基線之上數十微米，輝達與AWS均計畫採用，HBM厚度標準的相應放寬幾乎不可避免——放寬的需求不只來自儲存廠，代工廠同樣有利益訴求。720微米原本被認為使16層HBM4非混合鍵合不可，一輪遊說之後JEDEC放寬到775微米，MR-MUF與TC-NCF雙雙續命。同樣的劇本正在HBM5上重演。
散熱：串聯與並聯的物理學
混合鍵合去除導熱率僅約0.2W/mK的underfill，讓銅與矽直接接觸，垂直熱阻大幅下降。這個論點沒有錯，但它回答的是次要問題。HBM最熱的點不在堆疊中部，而在基底裸片上的D2D PHY——與GPU對話的高速介面。這一層持續搬運每秒數TB的資料，加上近旁處理器本身的巨大熱量，熱點在極小面積內快速累積，傳統設計只能讓熱量間接地穿越core die與封裝結構向外逃逸。混合鍵合最佳化的是這條串聯路徑上每一段的電導；而兩家韓國廠商做的是另一件事——在熱點旁邊開一條並聯旁路。
SK海力士的iHBM將電絕緣、高導熱的矽基整合散熱元件（ICE）直接佈置在D2D PHY區域，在封裝內部建立專屬散熱通道，總熱阻降幅超過30％；三星在Computex 2026展出的HBM5實體模型中，將Heat Path Block立在core die旁，把堆疊內部熱量抽出並導向冷板，兩家方案均瞄準HBM5，量產不早於2028年。旁路足夠粗時，串聯路徑上的精雕細琢就退居次要。對照KAIST路線圖對HBM5約4TB/s頻寬、每棧約100瓦功耗的預測，30％的熱阻降幅大約就是一整代產品的散熱裕度。更關鍵的是量產性：iHBM與SK海力士自有的Advanced MR-MUF工藝整合，並與晶圓級封裝形成協同，可直接量產；散熱元件的實現與佈置在技術上難度不大，對儲存廠而言是穩妥的選項。
間距：真正的強制函數，但鬧鐘撥到了2030年
焊料微凸點有其物理宿命：TC鍵合的凸點在熔融時向側面鋪展，被認為難以支撐I/O數量的進一步超越。微凸點間距長期停留在40至55微米區間，而混合鍵合支援10微米以下的間距，層間間隙歸零。HBM4已將I/O翻倍至2048，間距被壓向20至30微米量級——正在逼近焊料橋連風險陡增的工藝地板；業界討論中，HBM5E的I/O將再度翻倍至4096，屆時間距極窄，必須採用混合鍵合。固定灘線內焊點翻倍，間距除以約1.4，直接跌穿焊料的地板——這才是混合鍵合真正的、不可繞過的強制函數。
但注意時間坐標的漂移。KAIST的學術路線圖曾把4096-bit放在HBM5上，而產業討論已將其推至HBM5E，對應2030年前後。為什麼能推？因為頻寬還有另一條路：單引腳速率。HBM4E在同樣的2048-bit介面上將每引腳速率翻倍至16Gbps，單棧頻寬達4.1TB/s。輝達已放棄Rubin Ultra原定的4計算裸片加16棧HBM4E的設計，轉向雙裸片配8棧方案，容量從原計畫縮至每GPU約384GB，且HBM4E從16層降規格為12層，與美光、SK海力士的量產良率計畫直接相關。據瞭解目前客戶與儲存廠之間關於16層HBM的討論並不活躍，HBM4E大機率仍以12層產品為主力。層數不漲則厚度不缺，速率翻倍則引腳不增，間距便不破——三條死因在2029年之前一條都不成立。
良率、短缺與顯示性偏好
經濟學的部分更殘酷。三星以混合鍵合製作的HBM4樣品已交輝達等大客戶評估，但實際良率據稱僅約10％；三星最激進的目標也只是最早2028年在HBM4E 16層上匯入，SK海力士則預計從20層以上產品才開始採用。成熟TC產線的良率在70％至80％區間，兩者相差七倍。
這個七倍差距不是學習曲線三年能磨平的坡度，而是物理體系切換的鴻溝——筆者幾個月前分析過，這裡再簡單說下。混合鍵合銅墊與介質的共面誤差要壓進個位數奈米，銅面還必須恰好低於氧化矽面2至3奈米——退火時銅以約17ppm/K的熱膨脹係數脹起，恰好填平間隙形成冶金結合，多則頂裂介質、少則接觸開路，達成這種平坦度的CMP而非鍵合機本身，才是真正的命門。其次是顆粒的放大效應：兩片剛性矽面之間，一顆亞微米級塵埃會撐出毫米級的鍵合空洞，殺傷半徑放大三個數量級，等於要求後道產線具備EUV光刻間級的潔淨度。第三是不可逆性：氧化矽表面一經接觸便被范德華力瞬間抓合，沒有中間態、不可返修，只能以已知良品裸片逐層堆疊。而真正致命的是串聯冪律：20層堆疊意味著19次鍵合，單次良率99％，整堆尚餘約83％；單次95％，整堆便塌到38％。用這條冪律反推三星的10％：16層15次鍵合對應單介面良率約86％，而量產線要站上80％，單介面必須做到99％——等於缺陷密度再降一個數量級。TC鍵合的焊料在回流中有表面張力自對準、有容錯、有返修，混合鍵合三者皆無。以當前CMP、潔淨與量測能力的進展速率作外推，這段爬坡更像四到五年，而非三年。
而此刻的宏觀背景是儲存器歷史性短缺：三星與SK海力士公開警告AI驅動的儲存緊缺可能持續到2027年，OpenAI與三星、SK海力士的合作意向指向每月約90萬片晶圓量級的DRAM供應。在每一片晶圓都被鎖定的年份，把量產線切換到良率打一折的工藝，機會成本以十億美元計。工藝換代從來發生在舊工藝物理性失效之時，而不是新工藝美學上更優之時。
SK海力士2026年2月才搭建混合鍵合先導線，據說該先導線截至近期甚至尚未啟動試產，混合鍵合當前良率極差，Besi近期真正的增量來自TSMC COUPE與CPO的光電整合，而非HBM。裝置端的表態同樣克制：在HBM專用TC鍵合機市場持有71.2％份額的韓美半導體正把混合鍵合機瞄準HBM6世代。
混合鍵合本是能把SK海力士的MR-MUF護城河一鍵清零、讓追趕者重開牌局的技術；最有動機推動它的三星，如今卻同步押注了不換鍵合平台的HPB。當最想掀桌子的玩家也選擇先把這一桌打完，桌子短期內就不會被掀。
結論與可證偽條件
當然可能出現機率極低的三種情形：三星為奪回份額在HBM4E 16層上孤注一擲且將良率拉過60％；某大客戶的定製HBM提出TC物理上無法滿足的形態要求；JEDEC厚度放寬談判意外流產。
接下來說持倉思路。其一，TC鍵合產業鏈多出兩到三年的確定性現金流，市場此前為"混合鍵合替代"計提的估值折價需要回補，ASMPT去年TC鍵合機收入激增146％、韓美半導體的份額壟斷都將比預期更持久。其二，Besi與應用材料的混合鍵合敘事沒有消失，只是主戰場近期在邏輯SoIC與CPO光電整合，估值之錨應隨之遷移，HBM是2029年之後的期權而非2027年的利潤。其三，散熱價值量正從系統級冷板向封裝內部遷移，ICE與HPB是HBM物料清單上的新增行項，也是觀察HBM5競爭格局的新變數——技術不換代，格局便不洗牌，而SK海力士恰是這場"不革命"的最大受益者。 (矽facts)