同樣是 “頂層矽 - 埋氧層 - 襯底矽” 的三層 SOI 晶圓結構，在微電子與光電子兩個領域卻走出了完全不同的技術路線。二者共享同一基礎堆疊架構，但在尺寸規格、物理機制與工藝控制邏輯上存在數量級差異，這也成為當前光電單片整合路線的核心技術壁壘之一。
結構同源，使命不同
SOI（絕緣體上矽）的核心是在矽襯底上嵌入一層二氧化矽埋氧層（BOX），再在上方生長單晶矽薄膜。這一結構原本為解決體矽 CMOS 的寄生效應、漏電流問題而生，卻意外成為矽光子學的核心材料基礎，矽與二氧化矽的巨大折射率差（矽～3.48，二氧化矽～1.45）恰好能將光場嚴格限制在頂層矽波導中，支撐高密度光子整合。
但兩個領域對 SOI 的使用邏輯從根源上完全不同：
CMOS 電子領域：頂層矽是電晶體的導電溝道，核心目標是精準控制載流子輸運，抑制短溝道效應與漏電流；
- 矽光子學領域：頂層矽是光波導的芯層，核心目標是限制光場傳輸，調控光的相位、波長與傳輸損耗。
最明顯的差異：尺寸規格
最直觀的差異體現在薄膜厚度參數上，二者的規格差達到 1~2 個數量級。
頂層矽：超薄溝道vs標準波導
在主流的 FD-SOI（全耗盡 SOI）CMOS 工藝中，頂層矽膜的厚度被壓縮到了極致：典型值僅為 5~30nm，先進節點甚至控制在 12nm 左右。如此超薄的矽膜能讓電晶體溝道實現全耗盡，徹底消除浮體效應，大幅增強柵極對溝道的靜電控制能力，是 FD-SOI 低功耗、低漏電特性的核心來源。
而在矽光子學領域，220nm 頂層矽已經成為全球通用的行業標準。這一厚度有嚴謹的物理依據：針對光通訊 C 波段（1550nm 附近），根據單模平板波導理論計算，矽波導厚度需小於 245nm 才能保證單模傳輸；結合 IMEC 等主流機構的工藝驗證，220nm 最終成為平衡單模特性、工藝成熟度與器件性能的最優解。行業也存在 340nm（偏振不敏感）、3μm（低損耗光纖耦合）等特殊厚度路線，但 220nm 仍是量產平台的絕對主流。
埋氧層：超薄絕緣vs厚層光隔離
埋氧層（BOX）的厚度差異更為懸殊。
FD-SOI 為了支援背偏置技術、保證電晶體靜電特性，採用超薄 BOX 設計，厚度通常僅為 15~25nm，與頂層矽膜處於同一量級。更厚的 BOX 會劣化漏致勢壘降低（DIBL）效應，削弱柵極控制能力，同時提升熱阻，限制晶片整合密度。
矽光子學則恰好相反：需要足夠厚的 BOX 將光場完全隔離在頂層矽中，避免光能量洩露到矽襯底。主流矽光 SOI 的 BOX 厚度普遍達到 2μm，部分平台甚至採用 3μm 規格，是 FD-SOI BOX 厚度的近百倍。若 BOX 厚度不足，波導的倏逝波會穿透到襯底，造成額外的傳輸損耗與模式畸變。
差異背後的底層邏輯
尺寸差異的背後，是兩套完全不同的物理評價體系與工藝控制邏輯。
性能波動的不同影響路徑
對於 CMOS 電路，SOI 薄膜的工藝波動最終會體現在電學參數漂移上：頂層矽厚度的不均勻會直接改變電晶體閾值電壓與漏電流，造成晶片間的功耗、性能離散。FD-SOI 對厚度精度要求極高，先進工藝要求整片晶圓厚度波動控制在 ±0.5nm 以內，否則會帶來顯著的良率損失。
對於矽光子晶片，尺寸波動則直接作用於光學特性：波導的厚度與寬度變化會改變波導的有效折射率，進而造成光相位偏移、微環諧振器波長漂移、器件損耗上升。對於對相位高度敏感的馬赫 - 曾德爾調製器（MZM）、微環諧振器（MRR）等核心器件，奈米級的尺寸誤差就可能導致器件工作點偏離設計值。
工藝敏感度的辯證關係
對比兩者的工藝敏感度，存在一組值得關注的辯證結論：
矽光對厚度的理論敏感度更高。相對於寬度誤差，厚度誤差對矽光器件性能的影響幅度可達 1.5 倍。這是因為波導厚度直接決定了光場在垂直方向的限制能力，對有效折射率的權重影響更大。
寬度誤差是量產中的主導因素。儘管理論上厚度影響更大，但在實際量產中，晶圓級的厚度均勻性已經可以控制在極高水平（Soitec 等廠商的 Smart Cut 工藝可實現 1.3nm 的片內厚度範圍）；而光刻、刻蝕帶來的波導寬度波動，才是造成矽光晶片性能離散的最主要原因。
這種 “同結構、異參數” 的特性，直接構成了矽光與 CMOS 單片整合的核心障礙。先進 CMOS 工藝的超薄矽膜無法支撐光學模式限制，而矽光所需的厚 BOX 又會劣化電晶體性能。
目前行業主流的光電共封裝（CPO）、2.5D/3D 整合等方案，本質上都是繞開了單片 SOI 的參數矛盾，採用異質封裝的方式實現光電融合。行業也在探索突破路徑，例如在 CMOS 工藝完成後額外沉積矽層製備波導、開發雙層異構 SOI 結構、探索氮化矽等替代材料體系等。
隨著 AI 算力需求爆發，光互連向晶片內、封裝內持續滲透，如何在同一襯底上兼顧電子與光子的材料需求，將成為下一代矽光技術的核心攻堅方向。 (銳芯聞)