#CMOS
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FinFET與RMG先進CMP全面解析：Gate Height、缺陷控制、工藝波動三大核心挑戰揭秘！

🔷從Poly CMP到W Gate CMP，拆解先進節點平坦化核心工藝 🔷高選擇比、低缺陷與精準控柵，成為FinFET製造關鍵能力 當先進製程邁入14nm及以下，電晶體從平面CMOS走向FinFET，柵極也全面邁向RMG（替換金屬柵），一個過去看似只是“把晶圓磨平”的CMP工藝，正在成為決定先進晶片良率的關鍵環節。 最近小編看到一份技術資料，裡面系統梳理了FinFET與RMG製造中的CMP挑戰。從Poly CMP、Poly Open CMP到W Gate CMP，再到缺陷控制、Post-CMP Cleaning以及線上量測與APC控制，可以看到：先進節點下，CMP不僅要“磨得平”，更要精準控制Gate Height、降低Dishing/Erosion，並將顆粒、劃傷等缺陷壓到極低水平。
FinFET與RMG先進CMP全面解析：Gate Height、缺陷控制、工藝波動三大核心挑戰揭秘！
科技#FinFET#RMG#CMP
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量子感測、AI邊緣計算、非侵入式測量……2030年的感測器長這樣！

分享德國的《Engineering our future: Sensor Trends 2030》行業研究報告。描繪感測器技術直至2030年的發展趨勢及其影響。報告內容包含了從宏觀專利分析到具體物理、化學感測技術，再到智能系統及製造工藝的全方位探討。 報告主要內容 1. 全球概覽與專利分析 本章通過專利資料揭示了感測器技術的研發熱點。測量技術（Measuring）在PCT專利申請中排名第六。材料分析（G01N）仍是研發投入最大的領域，但增速放緩；無線電導航（G01S）增長顯著。人工智慧感測器（AI Sensors）的研發增長率最高，量子感測器（Quantum Sensors）雖基數小但增長迅速，而氫感測器（Hydrogen Sensors）目前研發相對較少。
量子感測、AI邊緣計算、非侵入式測量……2030年的感測器長這樣！
科技#量子感測#CMOS#智能製造
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日經新聞—圖像感測器：台積電+索尼能否甩開中韓對手？

台積電將與索尼集團就圖像感測器開展研發與生產合作。在高端CMOS圖像感測器領域，三星和索尼集團直接競爭，位居行業第二。在半導體代工領域，三星也是僅次於台積電的全球第二。中國代工企業也在崛起…… 索尼集團半導體子公司正在生產的圖像感測器（位於熊本縣菊陽町） 台積電（TSMC）將與索尼集團就圖像感測器開展研發與生產合作。圖像感測器作為人工智慧（AI）的“眼睛”，市場需求長期擴大。智慧型手機市場陷入停滯，再加上對中韓企業崛起的危機感，促成了這次非同尋常的聯手。 台積電與索尼集團合作的CMOS（互補金屬氧化物半導體）感測器是一種將光轉換為電訊號的半導體。由運算半導體處理數字訊號，生成圖像資料。
日經新聞—圖像感測器：台積電+索尼能否甩開中韓對手？
科技#圖像感測器#台積電#索尼集團
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Beyond-CMOS全面解析：STT-RAM、RRAM、FeFET、CNT FET、TFET五大技術路線揭秘！

🔷突破CMOS微縮與功耗瓶頸，新型邏輯器件加速演進 🔷非易失記憶體全面崛起，開啟後摩爾時代計算新架構 過去幾十年，半導體產業的發展幾乎始終圍繞著一條主線——把電晶體做得更小、更快、更省電。但隨著 CMOS 不斷逼近物理與功耗極限，單純依靠製程微縮推動性能提升正在變得越來越困難。那麼，CMOS 之後，晶片技術究竟會走向那裡？ 今天，小編就結合這份報告，帶大家系統梳理後摩爾時代的技術路線。從 CNT FET、TFET 等新型邏輯器件，到 STT-RAM、RRAM、FeFET 等新型記憶體，再到存算融合與非馮·諾依曼架構，一場從“Scaling驅動”走向“功能與應用驅動”的底層技術變革，正在逐漸展開。
Beyond-CMOS全面解析：STT-RAM、RRAM、FeFET、CNT FET、TFET五大技術路線揭秘！
科技#Beyond-CMOS#後摩爾時代#STT-RAM
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同棧異路，SOI 晶圓在 CMOS 電子與矽光子學中的不同

同樣是 “頂層矽 - 埋氧層 - 襯底矽” 的三層 SOI 晶圓結構，在微電子與光電子兩個領域卻走出了完全不同的技術路線。二者共享同一基礎堆疊架構，但在尺寸規格、物理機制與工藝控制邏輯上存在數量級差異，這也成為當前光電單片整合路線的核心技術壁壘之一。 結構同源，使命不同 SOI（絕緣體上矽）的核心是在矽襯底上嵌入一層二氧化矽埋氧層（BOX），再在上方生長單晶矽薄膜。這一結構原本為解決體矽 CMOS 的寄生效應、漏電流問題而生，卻意外成為矽光子學的核心材料基礎，矽與二氧化矽的巨大折射率差（矽～3.48，二氧化矽～1.45）恰好能將光場嚴格限制在頂層矽波導中，支撐高密度光子整合。 但兩個領域對 SOI 的使用邏輯從根源上完全不同：
同棧異路，SOI 晶圓在 CMOS 電子與矽光子學中的不同
科技#SOI#CMOS#微電子
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光模組，中國做到全球最大；但裡面最值錢的晶片，還是別人說了算

拆開一隻光模組，看清裡面每一顆晶片的江湖格局 一、讀者的一句話，讓我決定寫這篇文章 上次寫了光模組：AI時代被瘋搶的"高速公路收費站"之後，有位讀者留言：“感覺寫得意猶未盡，EML光晶片、DSP晶片那家佔優，中國有那些是成熟企業，那些是追趕企業？” 這個追問非常準。光模組作為一個成品，中國廠商已在全球TOP10中佔據7席，中際旭創、新易盛、光迅科技、華工正源，個個都是響噹噹的名字；還有天孚通訊這樣的光器件龍頭，在全球光器件市場排名第一。但如果你把光模組拆開，看看裡面最值錢、最核心的那幾顆晶片是誰在供，答案會讓你有點意外：基本都在美國和日本公司手裡。
光模組，中國做到全球最大；但裡面最值錢的晶片，還是別人說了算
科技#光模組#晶片#科技供應鏈
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從“韜定律”的邏輯折疊看先進製程為什麼繞不開 2D FET？

最近圍繞“韜定律”的討論，又把市場注意力拉回到一個老問題，如果先進製程在光刻、裝置、成本、良率上都越來越難，半導體是不是只能靠 3D 堆疊、混合鍵合、chiplet 和系統工程繼續往前走？ 這個問題當然重要，但如果只盯著封裝和堆疊，容易忽略另一個更底層的問題那就是電晶體本身再過十來年走將到傳統矽通道的極限。 華為韜定律裡被反覆提到的logic folding，和 IMEC 所說的 CMOS 2.0 有相似的方向—把原本攤在一個平面 SoC 裡的邏輯、儲存、電源、I/O 或不同類型邏輯層，在垂直方向重新分層、折疊、連接。 它不是傳統意義上兩個完整晶片簡單疊在一起，而是把晶片系統從“平面鋪開”推向“立體重構”。
從“韜定律”的邏輯折疊看先進製程為什麼繞不開 2D FET？
科技#韜定律#2D FET#CMOS 2.0
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晶片領域，重要突破！

中國團隊重要突破！將為晶片技術自主可控提供關鍵材料近日，國防科技大學和中國科學院金屬研究所聯合研究團隊在新型高性能二維半導體晶圓級生長和可控摻雜領域取得重要突破，有望為後摩爾時代自主可控的晶片技術提供關鍵材料和器件支撐。相關成果近日線上發表於國際頂級期刊《國家科學評論》。據介紹，原子級厚度的二維半導體因遷移率高、帶隙可調、柵控能力強，被視為後摩爾時代晶片材料的核心候選。然而，晶格缺陷誘導的自發電子摻雜和費米能級釘扎效應，使現有二維半導體材料體系長期呈現N型材料多、P型材料少，以及N型材料性能好，P型材料性能差的結構性失衡問題。針對上述問題，研究團隊建立了以液態金/鎢雙金屬薄膜為襯底的化學氣相沉積方法，實現了晶圓級、摻雜可調的單層WSi2N4（氮化鎢矽）薄膜的可控生長。新的製備方法讓二維材料的單晶區域尺寸達到了亞毫米等級，生長速率較已有文獻報導值高出約1000倍。在電晶體性能方面，單層WSi2N4不僅空穴遷移率高、開態電流密度大，強度高、散熱好，化學性質也很穩定，綜合性能在同類二維材料中表現突出。該研究結果表明，單層WSi2N4在二維半導體CMOS積體電路中具有廣闊的應用前景，有望為後摩爾晶片技術開闢新的途徑。 (上海證券報)
科技#WSi2N4#二維半導體#CMOS積體電路