AI晶片的記憶體成本，可能即將迎來一次斷崖式下降。7月13日，JEDEC固態技術協會正式發佈了SPHBM4標準（編號JESD330-4），其中SP代表Standard Package（標準封裝）。這項標準的核心目標非常明確：在不犧牲頻寬性能的前提下，讓高頻寬記憶體擺脫對昂貴矽中介層和先進封裝產能的依賴，直接安裝在成本低廉的標準有機基板上。簡單來說，就是用更便宜的封裝方案，跑出和HBM4一樣的頻寬。
要理解SPHBM4的意義，先得看看當前HBM4面臨的困境。HBM4作為AI加速器的標配記憶體，採用2048位超寬介面，單引腳傳輸速率約11Gbps，總頻寬可達2TB/s以上。但如此寬的介面意味著必須使用矽中介層（Silicon Interposer）來實現晶片間的高密度互連，而矽中介層高度依賴台積電CoWoS等先進封裝工藝。在高端AI加速器中，HBM佔用的矽中介層面積可能接近一半，這不僅推高了封裝成本，更成為制約AI晶片產能的瓶頸。目前CoWoS產能持續緊張，排隊等產能已成為行業常態。
SPHBM4的解決方案可以概括為三個關鍵詞：減引腳、提速率、換基板。首先是減引腳——SPHBM4將資料訊號引腳從HBM4的2048個大幅削減至512個，僅為原來的四分之一。其次是提速率——為了彌補引腳數銳減帶來的頻寬損失，SPHBM4採用4:1序列化技術，將每個引腳的訊號傳輸速率提升至約44Gbps，是HBM4的四倍。每個通道介面配備一條16位資料匯流排，以雙倍資料速率（DDR）模式運行。通過這種以速度換寬度的策略，SPHBM4在46GT/s的頂規配置下，理論峰值頻寬仍可達約2.944TB/s，與高端HBM4實現方案持平。最後是換基板——由於引腳數大幅減少，凸點間距得以放寬，SPHBM4可以直接安裝在標準有機基板上，徹底擺脫對矽中介層的依賴。
在容量方面，SPHBM4與HBM4保持一致。兩者採用相同的DRAM核心層和堆疊結構，支援4層、8層、12層和16層DRAM堆疊配置，搭配24Gb或32Gb的DRAM晶片，單個堆疊最大容量可達64GB。SPHBM4的DRAM通過分佈式介面與主機計算晶片相連，介面分為多個獨立通道，各通道之間完全相互獨立，且通道之間不一定保持同步，這與HBM4的多通道架構理念一致。
有機基板布線還帶來了一個額外的優勢：更長的SoC到記憶體通道。JEDEC指出，有機基板可支援長達20毫米的走線距離，這意味著晶片設計者可以在單一SoC周圍佈置更多的SPHBM堆疊，從而進一步提升總記憶體容量。對於需要超大記憶體容量的大模型推理場景來說，這是一個不容忽視的利多。
為了更直觀地對比SPHBM4與HBM4的規格差異，我們整理了如下表格：
SPHBM4對行業的影響可能是深遠的。首先是成本——標準有機基板的成本遠低於矽中介層，這將直接降低AI晶片的整體物料成本。其次是產能——SPHBM4繞開了CoWoS等先進封裝工藝，分析師指出，這有望將先進封裝產能的利用率提升至1.5到2倍，有效緩解當前產能緊張的局面。對於三星、SK海力士和美光這三大HBM供應商來說，SPHBM4提供了一條介於傳統DRAM和頂級HBM之間的務實技術路徑，可以在不投入巨額先進封裝資本開支的情況下擴大產能。
當然，SPHBM4並非要取代HBM4。在追求極致性能的旗艦AI加速器上，HBM4配合矽中介層仍將是首選方案，畢竟矽中介層在訊號完整性和功耗控制方面仍有優勢。SPHBM4更像是一個補充——它面向的是對成本更敏感、但仍需高頻寬的AI推理晶片、中端加速器以及邊緣計算裝置。正如當年GDDR和HBM長期共存一樣，SPHBM4和HBM4大機率將在不同細分市場平行發展。
從時間線來看，JEDEC早在2025年12月就宣佈了SPHBM4標準接近完成的消息，今年6月完成制定，7月13日正式對外發佈。目前三星、SK海力士和美光均在積極推進HBM4的量產，SPHBM4作為衍生標準，預計將在未來一到兩年內逐步進入商用階段。對於整個AI算力產業鏈來說，SPHBM4的出現意味著高頻寬記憶體的供應將更加多元化，成本結構也將更加健康——這對於正在經歷算力成本焦慮的AI行業來說，無疑是一個好消息。 (PConline太平洋科技)