在半導體行業的敘事裡，"1nm"曾是一道心理紅線——越過它，電晶體就小到量子隧穿效應會讓電流控制變得不可能。但2026年的今天，這道紅線正在被多股力量同時撬動：imec最新路線圖把0.3nm（A3節點）的量產窗口劃在2038年前後，IBM用三維奈米堆疊（NanoStack）架構演示了0.7nm、指甲蓋大小整合近1000億電晶體的實驗室成果，ASML的High-NA EUV光刻機單台售價衝到4億美元並已由英特爾率先匯入量產。
更關鍵的是，imec聯合ASML、台積電在300mm晶圓上用EUV光刻做出了基於二維材料、接觸多晶矽間距（CPP）僅50nm的n/p型電晶體，器件良率達94%——這意味著二維材料這條"後矽時代"路徑，正式從實驗室論文走入了工業級驗證。
但與此同時，維也納工業大學在《Science》上潑了一盆冷水：二維材料與絕緣層之間那個僅0.14奈米的"原子裂縫"，可能會讓整個行業投入數十億美元的方向打水漂。1nm之後的晶片技術，不是某一項突破能定義的，而是光刻系統的成本革命、立體列印等新圖案化路徑、二維溝道材料的產業化、以及介面原子級工程這四件事同時推進的合力——任何一條腿軟了，整條路線都得重畫。
imec的0.3nm路線圖：當水平微縮到頭，垂直堆疊接棒
imec 2026年最新路線圖把時間軸拉到2038年，給出了一套比過往更冷靜、也更系統的預判。A14節點（2028年）CPP縮至45nm，A10節點（約2030年）CPP約42nm——但從A10之後，傳統柵極的水平微縮基本停擺，CPP鎖死在42nm左右。
也就是說，靠"把電晶體做得更扁更窄"來提升密度這條路，在2030年前後就走到頭了。密度提升的重擔，從此交給兩件事：一是CFET（互補場效應電晶體）——把n型和p型電晶體在垂直方向堆疊起來，而不是像今天GAA奈米片那樣並排躺著，標準單元高度從A10的98nm一路壓到A3的50nm；二是先進封裝與系統級最佳化，用3D堆疊、背面供電、混合鍵合把多個小晶片拼成系統級的大晶片。
imec明確把CFET的量產插入點放在A7（0.7nm，約2033年），到A5（2035-2036年）演進到順序CFET，A3（2038年）走向鍵合CFET。IBM的0.7nm NanoStack演示，恰好成為這條路線最早的實驗性佐證——用三層奈米片雙層垂直堆疊+超薄介質鍵合，驗證了CFET架構的可行性。
但IBM自己沒有晶圓廠，這項技術要落地還得授權三星、Rapidus等合作夥伴，從實驗室到晶圓廠仍有漫長周期。這份路線圖真正的潛台詞是：1nm之後的競爭，不再是"誰的線寬更小"，而是"誰能把垂直方向、新材料、新光刻、新封裝同時跑通"。
High-NA EUV的4億美元困局：物理極限與商業紀律的對撞
把電晶體做到1nm以下，繞不開光刻機。ASML的High-NA EUV把數值孔徑從0.33提到0.55，單次曝光解析度從13nm壓到8nm，理論上是2nm及以下先進製程的唯一量產路徑，首批商用晶片未來數月內就將面世。但這台"光刻之王"的代價是天文數字——單台4億美元，重150噸，零件超10萬個，運輸需250個精密集裝箱，整套廠房配套成本甚至超過裝置本身。
台積電副共同營運長張曉強公開表態"非常非常貴"，明確表示公司目前沒有採用High-NA EUV的計畫，"我們仍然能夠從現有EUV裝置中獲益"。這句話背後是台積電對成本紀律的堅持：現有超過170台傳統EUV，如果全換成High-NA，總價將接近5000億元人民幣，遠超其單季度淨利潤。
台積電的應對策略是用設計-技術協同最佳化（DTCO）+多重曝光，把現有Low-NA EUV的潛力榨到極致，規劃出通往1.2nm的路線圖。而英特爾、三星、SK海力士則選擇搶跑——英特爾搶下全球首台商用機，在俄勒岡工廠部署兩台、累計曝光約30萬片晶圓，備戰14A節點；SK海力士簽下8億美元工具協議，把High-NA首次組裝進量產環境，瞄準HBM4E世代。
這種"有人搶跑、有人觀望"的分化，本質上是光刻機成本與製程領先性之間的博弈：追趕者願意為技術領先支付溢價，龍頭則用工程智慧延緩資本開支。但無論那種選擇，4億美元一台的機器都在提醒整個行業——單靠傳統EUV路徑往下走，經濟學模型已經開始破裂。
桌面EUV與體三維列印：繞開ASML壟斷的"民間解法"
正是看到了High-NA EUV的成本黑洞，學術界開始探索完全不同的光刻路徑。德州大學奧斯汀分校科克雷爾工程學院張志豪教授團隊的做法最為激進——他們把傳統EUV光刻系統簡化到僅含基本元件，做出桌面式EUV光刻裝置，並結合膠體塔爾博特光刻（CTL）這種體三維圖案化技術，用單層自組裝奈米球作掩模、台式高次諧波產生（HHG）EUV光源照射，建構最小特徵尺寸25nm的三維奈米結構。
傳統EUV只能以二維方式逐層列印三維結構，而CTL體列印技術只需一次曝光即可製造具有可調晶胞幾何形狀的2D奈米結構和低至25nm的3D奈米結構，曝光時間從幾天縮短到幾分鐘。日本沖繩科學技術大學院大學新武津守教授則選擇了另一條路——徹底重新設計High-NA EUV的照明系統和投影儀。他用精心排列的凹凸鏡組成四鏡式同軸投影儀，消除最棘手的掩模3D效應，數值孔徑做到0.5-0.55，對應曝光場14×14mm到21×21mm，掃描機構可以從光掩模側移除、晶圓和掩模均保持靜止，從而簡化系統。
新武教授估算，這種設計能把機器成本降到目前市面的四分之一，實現2-3nm級的精細細節。這兩條路徑目前都還在實驗室階段——CTL只能製造周期性結構圖案，新武的設計還停留在光學模擬、下一步才是物理原型——但它們共同指向一個可能性：當ASML的High-NA EUV把單台成本推到4億美元時，繞過它的低成本替代方案，會從學術界源源不斷湧現。
二維材料的300mm突破：從"神奇材料"到"晶圓廠可行"
如果說光刻機是1nm以下的"雕刻刀"，那二維材料就是"被雕刻的玉"。過渡金屬二硫化物（TMDs）——二硫化鉬（MoS₂）、二硒化鎢（WSe₂）、二硫化鎢（WS₂）——具有原子級薄的導電溝道，在柵極尺寸和溝道長度不斷縮小的情況下，能提供傳統矽材料給不了的靜電控制能力。2026年6月的IEEE/JSAP VLSI研討會上，imec聯合ASML、台積電交出了一份里程碑式的答卷：在300mm標準矽晶圓上，用EUV光刻技術首次實現CPP僅50nm的n/p型TMD電晶體單片整合。
具體做法是"反向"薄膜電晶體製造流程——將TMD溝道材料轉移到預先圖形化的、填充鎢的溝槽上，形成底部接觸與重疊沉積柵極，n型用MoS₂、p型用WS₂或WSe₂。成果三項硬指標：CPP縮小至50nm（已進入當前主流矽工藝範疇，英特爾10nm級節點CPP為54nm）；Vg=0V時兩種極性均實現極低關態電流，WSe₂ pFET性能接近實驗室最優紀錄；器件良率94%，開關電流比>10⁵。
ASML歐洲技術開發中心總監Etienne De Poortere補充了一個關鍵細節：得益於EUV的高解析度，他們製造出了溝道長度小至28nm的TMD電晶體，其間距與最先進電晶體節點相容。台積電首席技術官曹敏博士強調，這項研究合作的核心是"降低風險並加速實驗室到晶圓廠的轉化"。這份成果的意義在於——它標誌著二維材料從"論文裡的神奇材料"變成了"晶圓廠裡可量產的候選"，為sub-1nm邏輯晶片、後端製程和晶圓背面應用提供了一條切實可行的技術路徑。
0.14nm的"原子裂縫"：二維材料路線的最大隱憂
但就在imec、ASML、台積電的300mm突破刷屏的同時，維也納工業大學在《Science》上發表的研究，給整個二維材料路線潑了一盆必須重視的冷水。微電子研究所的馬赫迪·普爾法特教授和蒂博爾·格拉瑟教授團隊發現：二維材料與絕緣層（通常是氧化物）之間，由於僅靠微弱的范德華力結合，會不可避免地形成一個約0.14奈米的間隙——比單個硫原子還薄，但足以引發顯著的電子性能劣化。
這個間隙的介電常數低至約2，行為近乎真空，會帶來雙重災難：一方面削弱層間電容耦合，為整個柵介質疊層引入約2.7埃的等效氧化層厚度（EOT）硬性懲罰，直接吞噬高κ介質的微縮收益；另一方面作為高隧穿勢壘，使金屬-二維半導體接觸的電阻飆升260倍，遠超IRDS路線圖目標。
換句話說，即便用SrTiO₃這類超高κ介質，只要這個間隙存在，就滿足不了2030年後亞5埃EOT的縮放需求。研究團隊強調，這是一個本征物理現象，不是工藝缺陷——即便在最理想的超潔淨、超高真空製備環境下，間隙依然會存在。這意味著，如果行業只盯著二維材料本身的遷移率、開關性能，而忽略它與絕緣層的介面，就有可能把數十億美元投入到一條物理上根本走不通的路上。
"拉鏈式"材料：二維電子學的突圍方向
維也納工大的研究並非純粹的悲觀宣判，他們也給出了藥方——"拉鏈式"材料（zipper materials）。這類材料的特點是半導體層和絕緣層能夠通過化學鍵相互咬合，形成牢固的連續結合，從而消除那個致命的0.14nm間隙。具體有兩個方向：一是鉍基化合物，例如二維Bi₂SeO₂半導體與自身的固有絕緣體（氧化物）耦合；二是TMD材料如MoS₂，當它們直接鍵合到相容的高κ柵極介質（例如二氧化鉿HfO₂）時。
格拉瑟說得很直白："如果半導體行業想要在二維材料領域取得成功，那麼從一開始就必須將有源層和絕緣層設計在一起。"普爾法特進一步強調："我們可以預測那些材料適合未來的小型化發展，那些不適合。但如果只關注二維材料本身，而不從一開始就考慮不可避免的絕緣層，那麼就存在著將數十億美元投入到一種由於基本物理原因根本無法成功的方法中的風險。"這句話翻譯過來就是——二維材料路線的真正戰場，不在材料本身，而在介面工程。未來誰能做出"半導體-絕緣體"天生咬合的拉鏈式異質結構，誰就握住了sub-1nm二維電子學的鑰匙。
KAIST的量子力學預測：電晶體能小到什麼程度
除了介面問題，另一個根本性問題懸而未決：二維材料電晶體到底能小到什麼程度？韓國科學技術院（KAIST）電氣工程學院金永勳教授團隊開發了一種名為多空間約束搜尋密度泛函理論（MS-DFT）的計算框架，從第一性原理出發，不依賴任何實驗資料，純粹基於基本物理定律計算材料性質，精確分析金屬電極與半導體介面處發生的複雜量子現象。研究團隊將這項技術應用於單層MoS₂器件，觀察電子在溝道中的滲透深度，分析其與金屬電極類型和接觸原子幾何結構的關係。
結果給出了一個令人振奮的數字：電子停止洩漏的臨界隧穿長度可以減小到4奈米以下——這意味著製造比目前尺寸更小的電晶體是完全可能的。研究團隊還提出了一種策略：通過結合具有不同特性的二維半導體來降低功耗。
這項工作的價值在於，它為10奈米以下尺度下難以通過實驗探測的量子力學現象提供了計算分析工具，建立了預測尺寸縮小極限和在實際製造前設計最佳器件配置的平台。換句話說，當實驗手段在原子尺度上力不從心時，第一性原理計算正在成為下一代電晶體設計的"虛擬晶圓廠"。
結語：1nm之後，晶片技術是一場多維接力賽
把上面這幾條線索合起來看，1nm之後的晶片技術不是某一個英雄式的突破，而是一場多維接力賽：imec的路線圖告訴我們，水平微縮到A10之後必須靠CFET垂直堆疊接棒；ASML的High-NA EUV是當下的必備工具，但4億美元的單台成本逼著台積電用DTCO+多重曝光延緩採購、逼著學術界探索桌面EUV和體三維列印等替代路徑；二維材料在300mm晶圓上的50nm CPP突破，標誌著"後矽時代"從實驗室走向晶圓廠，但維也納工大揭示的0.14nm"原子裂縫"提醒整個行業——介面工程才是真正的生死線；KAIST的第一性原理計算則為這場接力賽提供了"虛擬裁判"，讓我們在動手造之前就能預測器件的極限。
IBM的0.7nm NanoStack演示、imec的A7 CFET規劃、ASML/台積電/imec的300mm二維材料驗證——這三件事在2026年集中發生，不是巧合，而是產業共識的集中爆發：當傳統矽基GAA奈米片在A10之後撞牆，1nm以下的未來必須由"新架構（CFET）+ 新光刻（High-NA EUV或替代方案）+ 新材料（二維TMDs）+ 新介面工程（拉鏈式異質結構）"四駕馬車共同拉動。
任何一家公司、任何一項技術獨木難支——這也是為什麼imec、ASML、台積電這種"研發機構+裝置廠+代工廠"的鐵三角組合，正在成為推動1nm以下時代的核心引擎。摩爾定律並沒有死，但它已經從"每兩年電晶體翻倍"的簡單信條，演化成了"系統級、多維度、跨學科"的複雜工程藝術。1nm不是終點，而是這場藝術真正開始的起點。 (半導體行業小報)