隨著邏輯製程微縮排入埃米時代，基於原子級超薄二維（2D）半導體的垂直堆疊互補場效應電晶體（CFETs）為器件微縮突破A2節點提供了潛在路徑。本文建構了針對A2節點、接觸多晶矽間距（CPP）為36奈米、柵長（Lg）為10奈米的整合工藝流，並對若干關鍵工藝模組進行了初步驗證。儘管二維柵極全環繞（GAA）CFETs採用原子級超薄溝道，但在A2節點下，其接觸多晶矽間距微縮優勢並未優於矽基GAA CFETs，這是因為接觸形成的限制條件使得兩者的最小CPP均約為36奈米。
此外，本文結合關鍵評估與多尺度功耗-性能-面積（PPA）評估框架，該框架涵蓋量子輸運模擬、緊湊模型生成、面向A2節點的二維CFET柵極全環繞整合工藝流定義、寄生參數提取以及電路級基準測試。分析結果表明，二維GAA CFETs的預期性能優勢受非理想效應的嚴重制約，尤其是高接觸電阻和佔主導地位的佈局寄生電容。
儘管架構最佳化可提升電容-電阻比值，但絕對電容的相應增加會限制電路層面的性能提升。要實現實質性突破，需對接觸結構、輸運特性和寄生參數進行協同最佳化，同時研發適配二維材料的CFET新型架構。
介紹
隨著人工智慧（AI）和高性能計算（HPC）領域資料密集型工作負載的興起，儘管功耗預算仍受限制，全球計算需求仍在急劇飆升。要維持這種增長，需要持續推進電晶體微縮技術並進行全新設計創新，以提升每瓦性能。如圖1a所示，矽電晶體的顯著微縮技術帶來了指數級的性能提升：平面金屬氧化物半導體場效應電晶體（MOSFET）被鰭式場效應電晶體（FinFET）取代，而近年來又被全環繞柵極（GAA）奈米片場效應電晶體取代，將邏輯器件工藝推進到了奈米級單數字區間。如今，隨著行業邁入常被稱為“埃米時代”的技術節點——關鍵特徵尺寸已接近原子級尺度——傳統的微縮技術正趨於停滯。
先進的GAA電晶體憑藉卓越的靜電控制能力，已實現接近10nm的柵極長度。例如，IBM的研究聯盟通過將矽溝道減薄至約5nm，成功演示了柵長約為12nm的堆疊奈米片場效應電晶體。然而，在矽基材料中將柵極長度縮放到遠低於約10nm，需要將溝道厚度縮減至3nm，這會帶來諸如量子隧穿效應增強和載流子遷移率下降等嚴峻挑戰。此外，持續的尺寸壓縮嚴重限制了每個電晶體可用的有效溝道寬度(Wch)，因為標準單元高度的大幅縮減必然會限制可分配給每個器件的總寬度。這種寬度減小會降低每電晶體的驅動電流，並加劇每單位溝道寬度的寄生電容。綜合來看，單純縮小矽電晶體的尺寸已無法保證電路在速度或能效方面取得顯著提升。
如果傳統縮放工藝遭遇瓶頸，下一步該如何發展？目前正在深入探索的一條途徑是採用新型溝道材料和三維整合方案來提升CMOS性能。二維（2D）半導體正處於這一探索的前沿。原子級薄的二維材料（例如單層MoS₂、WSe₂）可作為僅厚幾個原子的電晶體溝道。其極薄的特性提供了前所未有的靜電控制能力，即使在柵長僅為幾奈米的情況下也能實現穩健的開關性能。 圖1b和c通過比較單層（1L，t≈0.7nm）、雙層(2L,t≈1.4nm)和三層（3L,t≈2.1nm）MoS₂以及t=4.5nm矽奈米片（NS）場效應電晶體（FET）的縮放勢，重點考察亞閾值擺幅（SS）和驅動性能（在固定IOFF和VDD條件下的ION）。通過減小t值，靜電完整性（SS，圖1b）在更低的Lg下得以維持。這意味著隨著Lg的縮放，ION（在固定的IOFF和VDD條件下，圖1c）得到了顯著提升。因此，1L-MoS₂具有最佳的縮放潛力，在Lg≈4nm時仍能維持邏輯操作所需的電晶體電流目標，而t=4.5nm的Si NS僅能縮放至Lg≈12nm。
人們希望二維材料能夠開闢新的縮放路徑，尤其是與垂直整合相結合時。例如，單片互補場效應電晶體（CFET）——即p型場效應電晶體和n型場效應電晶體在垂直堆疊中共享同一佔位面積——可以在不縮小水平特徵尺寸的情況下將電晶體密度提高一倍。如果將二維半導體引入此類GAA CFET結構中作為溝道材料，或許能夠同時實現柵長微縮的極限與極高的器件密度。這一願景已激發了大量研究：早期實驗已證明二維GAA電晶體具有近乎理想的亞閾值行為，甚至出現了首批二維CFET原型，該研究方向已獲得全球廣泛關注。
然而，對二維CFET前景的現實評估必須承認兩個限制因素。
第一，矽材料尚未過時。英特爾最近展示了物理柵長小於10奈米的GAA“帶狀”電晶體（通過採用約2奈米的超薄矽帶狀通道實現）——這表明儘管工藝複雜度顯著增加21，矽器件仍可被推向如此極致的水平。事實上，行業路線圖（例如圖1a中的imec路線圖）預測，即使2D溝道最終被採用，也只有在矽CFET技術被完全開發殆盡之後——即超越最後一個全矽CFET工藝節點（約A2之後）——才會出現。換言之，2D材料是被視為將矽技術推向極限後的潛在下一步，而非立即可用的替代方案。
第二，二維CFET面臨重大的整合與設計挑戰。高品質單層薄膜的晶圓級生長或轉移、將其可靠地整合到複雜的3D器件堆疊中，以及在不摻雜的情況下實現超低接觸電阻，這些仍然是未解決的研究難題。此外，即使克服了這些障礙，我們還必須考慮：針對矽材料精心最佳化的傳統GAA CFET架構，是否也適用於二維通道。當前的關鍵問題在於：在A2節點及更先進工藝節點採用行業主流的環繞柵CFET架構整合二維溝道，能否帶來預期中的性能、功耗和面積方面的提升。
本文從這些挑戰出發，對二維CFET的潛力進行了批判性評估。首先，我們通過提出一種順序CFET整合方案，探討了在超越矽基CFET最終節點（A2）之後，二維通道在何種情況下以及如何切實引入。隨後，我們回顧了GAA奈米片電晶體的最新進展，並指出了與矽技術相比，那些方面因縮放壓力而需要新的解決方案。接下來，基於這些結構，我們對有前景的二維GAA/CFET器件進行了功耗-性能-面積（PPA）分析，評估其能否滿足A2節點的等頻縮放目標。
面向A2節點及更先進製程的分步式二維CFET整合工藝
圖2展示了針對目標A2工藝節點、接觸多晶間距（CPP）=36nm且柵長（Lg）=10nm的GAA架構二維通道CFET工藝流程。該流程採用全分步式CFET整合工藝，可實現頂部和底部器件的獨立製造。相比之下，單片式CFET整合需要頂部和底部器件共用多個工藝步驟。採用順序整合的關鍵原因之一，是簡化了原子層沉積（ALD）工藝中的沉積瓶頸——在單片式CFET的常見替換金屬柵極（RMG）工藝中，高介電常數材料和柵極功函數金屬（WFM）需完全包覆溝道周圍。當Lg=10nm時，垂直溝道間隙約為5–7nm。在常規RMG工藝中，完成第一個器件的高介電常數材料和柵極WFM沉積後，垂直間隙可能會被擠壓封閉，導致無法或僅能有限地進行第二個器件的WFM圖案化和/或WFM沉積。 由於頂部和底部RMG模組可獨立處理，順序CFET整合有效緩解了這一瓶頸。與單片CFET相比，全分步式 CFET 還具有其他普遍的工藝簡化優勢，包括更低的縱橫比刻蝕和沉積。
該順序工藝流程首先形成頂部NMOS器件堆疊（圖2a），該堆疊包括兩個二維溝道（例如MoS₂）、包裹溝道的薄保護層（PL）、犧牲層（SAC）以及底部介電隔離（BDI）層。關鍵的製造步驟包括奈米片刻蝕、虛擬柵極形成、內部間隙層形成、SAC去除、NMOS RMG、RMG切割、源極/漏極（S/D）接觸形成以及正面後端工藝（BEOL）形成（圖 2b–m）。NMOS器件完成後，將晶圓鍵合到載體晶圓上，翻轉，並從襯底開始減薄，直到達到BDI層。 隨後，按照類似的順序進行底層 PMOS 器件的形成。接著在BDI層上方形成底層PMOS堆疊（圖 2n），其中包括PMOS二維溝道（例如WSe₂），隨後進行PMOS RMG整合（圖 2q）。
順序式CFET整合還提供了輕鬆製造柵極間過孔（VGG）的可能。這為CFET提供了頂柵至底柵的布線選項，即分柵功能，該功能是標準單元庫層面的縮放加速器。在單片式CFET中，VGG工藝更為複雜，需要更多且更複雜的工藝步驟。在此，同樣通過在BDI層內進行VGG圖案化與金屬化來利用BDI層。BDI層不僅確保了VGG在晶圓內的高度均勻性，還提供了垂直邊緣定位誤差（VEPE）裕量，以維持頂柵與底柵之間的隔離距離。
通過使用二維過渡金屬二硫化物（TMD）奈米片而非矽奈米片，該工藝流程得到了顯著簡化。我們假設二維TMD RMG工藝無需進行矽RMG工藝中通常採用的高溫（T>800℃）可靠性退火。同樣，在A2節點上，其他溫度高於400℃的退火工藝（如層間介質零（ILD0）緻密化退火）也可省略。這使得2D CFET前端工藝（FEOL）流程與典型的銅基後端工藝（BEOL）堆疊相容。 因此，對於2D-CFET，我們可以採用如下這種更簡單、完全順序的工藝流程，僅需一次晶圓翻轉：頂部RMG → 頂部S/D接觸 → 正面BEOL → 晶圓翻轉 → 底部RMG → 底部S/D接觸 → 背面BEOL。需要注意的是，由於正面BEOL與底部RMG及其他工藝的BEOL堆疊相容，因此正面BEOL可以暴露在底部RMG及其他工藝中。 然而，序列式矽CFET工藝流程則需要進行兩次晶圓翻轉，以避免後端工藝在RMG工藝期間暴露於高溫環境，具體流程如下：頂部RMG → 晶圓翻轉1 → 底部RMG → 底部源/漏接觸 → 背面後端工藝 → 晶圓翻轉 → 頂部源/漏極 → 正面後端工藝。
2D GAA工藝流程在源/漏（S/D）接觸模組方面也與Si GAA工藝流程不同。在提出的2D工藝流程中，源/漏接觸是通過在暴露的2D薄片上直接金屬化形成的（圖2k、s）。 這與Si GAA工藝流程不同，後者是從暴露的矽片上選擇性地外延生長摻雜的Si或SiGe。第4節詳細討論了2D與Si工藝中S/D接觸形成方式的差異，以及相關的接觸電阻和縮放挑戰。
最後，進行RMG切割以隔離不同的器件。在所提出的順序CFET工藝流程中，頂部和底部器件的RMG切割是獨立進行的，這意味著RMG切割的蝕刻深度可以減小。在最大蝕刻長寬比固定的情況下，減小的蝕刻深度有助於減小RMG切割的CD值，而該值決定了柵線尖端到尖端（t2t）的距離。這進而使得在相同單元高度下能夠增大奈米片溝道寬度，從而提升器件性能。獨立RMG切割的兩個潛在缺點是：上下層RMG切割光刻工藝分離會引入額外的重合誤差；以及需要額外使用昂貴的高數值孔徑（高NA）柵極切割掩模，從而增加總體成本。因此，對於門極t2t要求較寬鬆的情況，可考慮採用單光罩的共同RMG切割工藝。第5節的PPA評估中將同時考慮這兩種情況（共同RMG切割和獨立RMG切割）。
最新進展：二維CFET的發展現狀
實驗性的二維場效應電晶體（2D FET）原型機正在迅速發展，但距離第2節中概述的工藝流程仍有很大差距。圖3a總結了這些器件架構複雜性的不斷提升，從imec工廠製造的單柵（SG）二硫化鎢（WS2）場效應電晶體，到具有改進靜電控制性能的雙柵（DG）結構。圖3a中的第三張透射電子顯微鏡（TEM）圖像展示了一種更先進的二維GAA結構，其中高介電常數（高κ）介電層和金屬柵極完全包裹著單層溝道。最後，通過單步柵極堆疊沉積工藝製備的垂直堆疊二維奈米片也已得到驗證。該結構是第2節中概述的CFET整合工藝流程在器件層面的重要前身。
儘管從平面單柵（SG）到雙柵（DG）、再到全柵（GAA）以及堆疊式GAA的演進過程與矽電晶體的歷史演變極為相似，但預計這種演變不會為二維場效應電晶體（2D FET）帶來類似的性能優勢。雖然從單柵（SG）到雙柵（DG）的轉變既改善了靜電控制，又提高了驅動電流，但由於通道僅為單層厚度，預計向全柵（GAA）的轉變不會進一步增加導通電流或改善靜電控制。相反，從DG向GAA的轉變是由第2節中概述的整合流程驅動的，該流程中柵極模組被同時應用於所有奈米片。
實驗表明，與最先進的SG或DG平面MoS₂和WSe₂實驗室器件相比，GAA二維場效應電晶體因整合複雜性增加而存在性能差距。從圖3b中的電氣基準測試中可以明顯看出這一點：與平面實驗室器件相比，2D GAA場效電晶體在SS和驅動電流方面表現較差。該基準測試考慮了各種Lch=20–100nm的情況，並且如圖3c所示，驅動電流按有效寬度(Weff)進行了歸一化處理，以確保對不同柵極幾何結構進行公平比較。重要的是，這種性能損失並非GAA結構固有的，而是源於柵極堆疊的形成更為困難，以及實驗實現的GAA器件中通常較高的接觸電阻。此外，原子級薄的溝道對金屬沉積、應力和工藝引起的損傷極為敏感。
在imec工廠製造的平面二維場效應電晶體（2D FET）中也觀察到了類似的趨勢，儘管受益於工廠中改進的工藝控制，但其性能仍遜於實驗室規模的平面二維場效應電晶體。這主要是由於工廠中對可用材料和工藝的限制更為嚴格。
具體而言，雖然鈦、鎢或釕已被用作接觸材料，但這些材料主要沿襲自矽器件工藝的沿用，而非專門針對二維場效應電晶體（2D FET）進行最佳化。此外，實驗室器件製備中常用的工藝（如接觸層剝離）與量產工廠的工藝不相容。因此，已開發出替代性的接觸方案，例如側面接觸34、通過選擇性氧化物刻蝕實現的頂部接觸，或通過CMP平坦化的底部接觸，但這些方案的成熟度均較低。在二維平面器件與imec研發的最先進矽GAA奈米片場效電晶體之間，還觀察到第二項實驗性能差距（圖3b），這主要歸因於當電流水平超過10nA/µm時，二維場效電晶體的亞閾值擺幅（SS）出現退化。許多已報導的平面二維場效電晶體都表現出類似的傳輸曲線拉伸現象，通常歸因於能帶邊緣波動、介面陷阱、肖特基接觸，或這些效應的綜合作用。值得注意的例外是採用釔接觸的InSe和MoS₂溝道器件，其表現更接近歐姆接觸行為，但這些成果迄今尚未被覆制。
儘管如此，必須認識到，單層二維場效應電晶體僅在Lg非常短（小於約20 nm）的情況下，才有望憑藉其更優的靜電完整性超越矽通道器件（圖1b和c）。在本基準測試所考慮的較長Lg條件下，二維器件的表現至多能與高度最佳化的矽場效應電晶體持平。
雖然圖3b指出了代工廠矽GAA-FET與2D-FET之間巨大的性能差距——且隨著我們從基於LAB的平面FET過渡到基於 LAB的GAA-FET，再到基於FAB的平面FET，這種差距會進一步放大——但必須注意的是，由於實現圖2所示工藝流程所涉及的整合選擇，這一差距可能會進一步擴大。儘管這些不利影響尚未量化，但通過仔細考察2D GAA FET整合中已探索的一些關鍵工藝模組，可以對可能出現的性能退化以及實現過程的極高複雜性有所瞭解。第一個模組（此前在圖2a中已介紹）是初始堆疊的形成，該堆疊由交替排列的二維溝道、保護層和犧牲層（SAC）組成。圖3d中的實驗演示採用了由薄Al2O3保護層包圍的MoS₂溝道。這些犧牲保護層不僅提供了機械穩定性，還能防止後續工藝流程中的損傷，且最終必須能夠被去除，同時不損害二維薄片。 選擇合適的保護層和SAC層至關重要，因為這些選擇會直接影響後續的通道釋放、接觸形成以及介面質量。特別是，通過電漿體增強原子層沉積（PE-ALD）、電漿體增強化學氣相沉積（PECVD）或濺射沉積的氧化物，往往會因高能粒子轟擊、電漿體損傷或過量缺陷生成而降低二維材料的固有性能。為減輕這些影響，更推薦採用熱ALD或熱蒸發等對材料損傷較小的方法。相反，不合適的沉積方法或犧牲層選擇會導致二維材料/SAC堆疊內部吸濕或應力積累，進而加劇介面不穩定性，並可能導致後續加工過程中發生分層。
第二個關鍵模組（如圖2b所示）是奈米片刻蝕，通過沿淺溝槽隔離（STI）和2D/SAC堆疊進行各向異性刻蝕來實現，從而形成如圖3e所示的狹窄垂直溝槽。由於范德華介面較弱，在如此微縮的結構中保持具有筆直側壁的高長寬比輪廓是一項挑戰；因此，採用了SiN硬掩模。第三個關鍵模組（圖 2k）是S/D接觸形成，如圖3f所示，該過程通過兩個步驟在實驗中實現。
第一步是通過在S/D區域對SAC層進行可控的橫向刻蝕，形成二維凸起。這種刻蝕的選擇性至關重要：它必須優先蝕除SAC、支撐層或間隔層材料，同時確保二維通道完好無損。第二步是將接觸材料沉積到接觸溝槽中。由於暴露的二維通道位於深而窄的溝槽中，因此需要採用符合性良好的ALD工藝，以確保金屬能均勻地包裹在二維薄片周圍。圖3f中的透射電子顯微鏡（TEM）圖像顯示，沿溝槽側壁均勻沉積了一層薄的TiN層，並與二維通道邊緣直接接觸。
該接觸方案同時滿足了符合性和材料完整性要求：ALD技術能夠實現溫和、均勻的金屬沉積，且不會產生物理轟擊，而TiN則為二維通道提供了熱穩定的介面。
溝道釋放（圖2h）是二維GAA場效應電晶體整合中的另一個關鍵環節。與矽奈米片不同，原子級薄的二維溝道缺乏固有的機械剛度，因此在去除犧牲層的過程中極易發生坍塌、變形或分層。為了在此步驟中保持結構完整性，必須進一步最佳化間隔層和錨定層的設計，以確保懸浮的二維層得到充分支撐，同時實現完全且均勻的剝離。在基於濕法刻蝕的方法中，必須引入臨界點幹燥工藝，以減輕液氣相變過程中產生的毛細力，否則這些毛細力將對懸空的單層通道構成嚴重威脅。 無論採用濕法還是干法剝離，工藝都必須有選擇性地去除支撐材料，同時避免損壞二維通道或侵蝕相鄰的介電層。在兩種方案中，當需要對二維通道進行額外保護時，使用支撐層都是有益的，因為它們可以在蝕刻和乾燥步驟中提供額外的化學遮蔽和機械加固。
圖3g通過實驗展示了RMG結構（圖2i），其中Al2O3、HfO₂和TiN的堆疊層以GAA配置均勻包裹在二維溝道周圍。 圖3g還展示了目前正在進行的最佳化工作，旨在將柵極介電層厚度從10nm縮減至5nm，同時保持介面完整性。這一工作的關鍵推動因素是種子層，它有助於在化學惰性的二維表面上實現均勻的高介電常數ALD沉積；然而，該層通常會引入額外的等效柵極厚度（EOT），且其蝕刻速率高於保護層和犧牲層，因此在後續工藝中需要仔細控制選擇性。儘管這些結果證實了關鍵二維GAA工藝模組的可行性，但由於工藝整合和接觸相關限制的綜合影響，圖3b中展示的器件仍遠未達到目標規格。這一實驗差距促使我們對二維與矽CFET整合進行更廣泛的比較。
與傳統的矽基CFET相比，二維CFET在多個製造模組上存在顯著差異（表1），這些差異有助於解釋為何實驗中演示的建構模組尚未轉化為目標等級的器件性能。
首先，在晶圓尺度上形成二維器件堆疊需要採用層轉移或金屬有機化學氣相沉積（MOCVD）等技術進行直接生長，而其餘層（包括犧牲（SAC）介電層和保護層）則可直接沉積。由於二維堆疊中相鄰層僅通過微弱的范德華力耦合，其附著力較差，因此堆疊更容易發生分層，特別是在化學機械拋光（CMP）等高剪下工藝過程中。相比之下，矽CFET依賴於矽和矽鍺的外延堆疊，這提供了更強的附著力和更好的可加工性。
其次，自鈍化二維表面上不存在懸空鍵，這使得高介電常數柵極介電層的均勻沉積及其介面控制變得困難得多。
第三，單層二維溝道無法承受傳統的離子注入摻雜，且對工藝誘導應力極為敏感，這排除了在矽CMOS中廣泛使用的應變工程方法。在薄溝道器件上，溝道釋放工藝同樣面臨挑戰，因為在SAC各向同性刻蝕過程中，溝道會暴露於各向同性刻蝕化學環境中，如圖4c-c’所示，這適用於Si和2D GAA兩種情況。
對於Si GAA，SAC去除後會殘留約5nm厚的Si薄膜，隨後可將其減薄至約3nm以製備薄溝道器件。 另一方面，對於二維GAA，去除SAC後僅剩兩層保護層之間夾著的二維層，總厚度約為3nm，這在溝道釋放和/或隨後的RMG高介電常數/金屬柵極沉積過程中更容易發生破裂。 此外，在Si-GAA中，可利用源/漏外延（圖 4b）進行溝道應力工程，以此在溝道釋放過程中對溝道進行機械錨定（圖 4c）。而2D-GAA則與此不同，該結構無法進行源漏外延生長。與之相反，2D-GAA會先完成0層層間介質（ILD0）的製備，再執行溝道釋放工藝（圖 4a’-b’）因此，在溝道釋放過程中，溝道僅由兩側的內間隔層支撐。
2D CFET與Si CFET的縮放極限
基於第2節提出的工藝流程，我們現估算2D GAA可實現的最小CPP，並將其與Si GAA進行比較。如第2節所述，在Si GAA中，為實現低接觸電阻，可以生長S/D外延層（圖4b）。如圖2g所示，假設最小接觸寬度為16nm，若小於該值，外延生長可能變得困難，且接觸電阻將開始導致器件性能下降。另一方面，在2D-GAA中，單層2D片層上難以進行S/D外延生長。因此，S/D接觸只能通過直接、符合表面形狀的金屬沉積（圖 2f’）來形成，且金屬需具有適當的工作函數，以克服二維-金屬肖特基勢壘，從而形成低電阻歐姆接觸。金屬與二維片層之間能否實現良好的接觸，還取決於二維片層向源/漏區域的突出長度——其中，零突出長度將產生僅邊緣接觸，而正突出長度將產生C形接觸，該接觸既包括邊緣接觸，也包括與二維片層的表面接觸。圖4e’對此進行了演示，該圖進一步闡述了圖2k中先前介紹的二維GAA中的源/漏接觸工藝。首先，在ILD0中刻蝕接觸溝槽，以暴露二維溝道的邊緣（圖4d’）。假設最小CD為10nm，即可在ILD0中刻蝕出長寬比為4-5的接觸溝槽。該假設源自文獻中關於CD為20nm、AR為5的CFET接觸溝槽的實驗驗證。隨後，內間隔層及保護層均進行等深刻蝕，以形成向S/D區域突出的薄片（圖4e’）。與非凸出的片狀結構相比，這種凸出的二維片狀結構提供了更大的接觸面積，因此更容易通過摻雜來降低接觸電阻，同時也為與後續沉積的金屬形成可重複且可靠的接觸提供了工藝裕度。假設片狀結構的最小凸出量為3nm，從而形成3nm寬的凸出溝道–金屬接觸（圖4g）。因此，二維GAA中的總接觸寬度為10nm + 2×3nm = 16nm。對於這兩種方案，我們假設最小柵長為10nm（其中柵金屬層為8nm，側壁上高介電常數材料的總厚度為2nm），內間隔層寬度為5nm。
因此，如圖 4g 所示，矽（Si）和2D-GAA架構的最小CPP均估算為36nm。可以論證，在兩種情況下，接觸寬度 Lg、間隔層寬度以及由此決定的CPP均可等同地進一步縮放，這表明2D-GAA相較於Si-GAA並未帶來CPP方面的優勢。
基於GAA架構的2D CFET的PPA挑戰
在確立了2D CFET的可行工藝流程後，我們將評估其電路級PPA，以驗證其能否滿足A2等頻縮放目標。A2節點是2D CFETs能夠實際投入應用的節點，該節點要求標準單元尺寸極其緊湊，但仍需保持與N2節點相同的環振盪器頻率，且功耗密度僅需適度增加（每代約8%）以補償面積的縮小。根據路線圖（圖 1），我們正在探索一種適用於A2節點的2D CFET，其多晶矽間距 (CPP) 為36nm，單元高度 (CH) 為42nm，對應的面積約為1500nm²。
我們研究了一個基準A2 CFET 設計以及三種DoE變體（表 2），這些變體實現了漸進式的架構改進。基準設計（DoE1）採用頂部和底部電晶體共用的RMG切口，這使得在42nm 單元高度內（受14nm 柵極切口限制），總溝道寬度被限制在7nm。DoE2為nFET和pFET引入了獨立的RMG切口，這是一種前文討論過的用於釋放溝道面積的策略。這將柵極切口間距從14nm 縮小至8nm，使組合溝道寬度有效翻倍至13nm。DoE3採用了外牆分叉片(FS)結構——該技術已在用於先進矽奈米片工藝節點以獲得有效寬度並減少寄生效應的技術，這將分叉片壁處的柵極延伸從9nm 縮減至5nm，從而將溝道寬度增至17nm。
最後，DoE4探索了理想化的側面接觸，允許更緊湊的CPP（30nm）；在等面積條件下，這使得單元高度可達50nm，並獲得最大的有效寬度（25nm）。需要注意的是，如第 4 節所述，此類理想化的僅邊緣接觸（無任何薄片向源極/漏極區域突出）可能在工藝上不可行。 然而，對其進行評估對於理解25nm這一最大可實現有效寬度的極限情況至關重要。所有設計均在約1500nm²的單元中，以匹配的關斷電流（IOFF）進行評估。如前所述，接觸電阻（Rc）是二維器件的關鍵因素； 因此，我們針對一系列Rc值（從理想的0 Ω·μm到100 Ω·μm）對每種設計進行評估，以衡量接觸限制對PPA的影響。該列表還包括Rc= 42Ω·μm，該值被認為是文獻中基於二維器件的最新Rc值。
值得注意的是，單純增大器件的溝道寬度，其驅動電流和溝道電容會大致同步增加。如果寄生電容也按比例增加，則Ieff/Ceff比將保持恆定，且設計點將沿同一等頻等高線滑動。然而，我們的設計變體旨在隨著寬度的增加降低總電容中寄生電容所佔的比例，從而使每個後續的設計實驗（DoE）都能實現更高的Ieff/Ceff比（即在Ieff/Ceff空間中“躍升”至一條更快的等頻線）。
為了進行PPA分析，我們採用了一種從材料到電路的多尺度建模流程。首先，基於密度泛函理論(DFT)的從頭算模擬為單層MoS2（nFET）和WSe2（pFET）提供了能帶結構和電子-聲子耦合。這些結果被輸入到使用ATOMOS(58)進行的非平衡格林函數（NEGF）器件模擬中，以生成在聲子限制輸運條件下、柵長為10nm的器件的本征I–V和C–V曲線。隨後，我們將BSIM-CMG緊湊模型擬合到這些本征器件特性上（不考慮任何接觸電阻或其他外在效應）。接下來，針對每個設計建構詳細的A2標準單元佈局（INVD1），並使用Synopsys Raphael FX進行考慮佈局影響的寄生參數提取。我們在網表層明確納入指定的接觸電阻Rc（作為源極/漏極連接處的小串聯電阻），並將緊湊器件模型與提取的寄生參數相結合。最後，我們將每個配置好的器件放置在VDD = 0.7 V條件下、具有15級3路扇出（FO3）的環形振盪器中（無更高層次的後端工藝（BEOL）負載），以測量其有效開關電流（Ieff）和有效開關電容（Ceff），用於 PPA 基準測試。
圖5c展示了在不同Rc條件下，所有四種設計的Ieff與Ceff測量關係曲線，兩條坐標軸均以A2目標（Ieff= 1、Ceff= 1處的紅色星號）為基準進行歸一化。較高的Ieff意味著開關過程中消耗的電流更大（可提高速度潛力，但也會增加動態功耗），而較高的Ceff則意味著每次狀態轉換所需的電荷更多（會降低器件速度並增加每次開關的能耗）。從原點延伸出的對角灰色虛線表示等頻等高線：沿每條線上的點具有相同的Ieff/Ceff比，因此振盪頻率也相同。A2目標位於1.0×等高線上（圖 5c 中的橙色虛線），這意味著其Ieff和Ceff值可實現所需的N2等效速度。位於目標線上方和左側（朝向綠色陰影“理想縮放”區域）的點，無需額外功耗即可達到相同或更高的速度；而位於下方或右側的點，其Ieff/Ceff比值較低，除非改變供電電壓或其他因素，否則無法達到目標頻率。
圖5c中的設計結果揭示了一個清晰的趨勢。基準CFET（DoE1，Wch=7nm）僅達到0.3–0.4×目標Ieff和0.7×目標Ceff，這表明相對於A2，其頻率存在顯著（> 50%）的缺口。對於 DoE2（Wch= 13nm），獨立柵極將有效寬度縮減至約一半，導致Ieff急劇增加（現為 ∼0.7–0.8×），而Ceff僅略有增加（∼0.8×）。這使得DoE2點更接近A2等頻線，使其頻率在Rc條件下提升至目標值的~70–80%=42 Ω·μm。DoE3（FS，Wch≈ 17nm）進一步提高了Ieff（在Rc= 42Ω·μm時達到∼0.8–0.9×），此時Ceff約為1.0–1.1×。DoE3的淨Ieff/Ceff比值足夠高，因此在接觸性能極佳（Rc≤10 Ω·μm）的情況下，其性能基本達到了A2速度要求。DoE4（FS + 側面接觸，Wch=25nm）提供了最高的固有驅動能力（在Rc=42 Ω·μm 時Ieff約為1.0×），將該設計的性能點推近了A2目標。在理想接觸條件下（Rc=0），DoE4達到了目標頻率（其符號位於1.0×線上）。當Rc=42Ω·μm時，DoE4達到目標速度的約90%，未能完全達到目標性能。
為了理解電容的作用，我們考察了圖 5d 中各設計的電容分解情況。每組柱狀圖分別顯示了本征溝道電容（綠色）、金屬柵極寄生電容（青綠色）、柵極過孔+輸入引腳寄生電容（藍色）及其總和（橙色）的絕對值（單位為fF）。 隨著Wch從7nm增加到25nm，測得的總電容（橙色柱狀圖）大約翻了一番，從基準設計的0.05fF增至DoE4設計的0.09fF。關鍵在於，這一增長幾乎完全由寄生電容（藍色和青色柱狀圖）驅動；通道電容隨寬度成比例增長，但在所有設計中始終小於寄生電容的貢獻；然而，在最寬的變體（DoE4）中，由於寄生電容隨寬度的變化幅度很小，其相對佔比有所增加。
圖5e量化了電容效率的提升，其中我們將各份量除以其通道電容（Cchannel）進行歸一化。圖中的總電容（橙色）柱狀圖表示電容開銷因子——即總電容相對於通道自身電容大多少倍。 對於基準設計（Wch=7nm），總電容約為通道電容的六倍，表明寄生電容負擔較重。隨著設計實驗（DoE）的推進，該開銷因子逐漸降低：在 DoE2 中總電容約為Cchannel的4倍，在DoE3中約為3倍，而在DoE4中約為2–2.5倍。簡而言之，在各設計方案中，寄生電容與通道電容之比呈單調遞減趨勢，這證實了我們的架構調整使得寬度每增加1奈米都能帶來更大的效益。這與圖5c中設計點的上移直接相關：單位寬度內的寄生負擔越低，意味著新增寬度中有更高比例用於提升Ieff，而不會成比例地拉高Ceff，從而改善了整體的Ieff/Ceff平衡。
儘管如此，這些架構最佳化的效益仍是漸進式的。雖然淨Ieff/Ceff比值隨每個實驗設計（DoE）而提高，但基準差距足夠大，以至於即使是我們最先進的變體（DoE4），也只能在極低的Rc條件下達到A2目標速度，且幾乎沒有裕度。在現實的Rc=42Ω·μm條件下，差距依然存在。 這些結果表明，單層二維CFET在A2級面臨的主要障礙在於寄生電容和接觸電阻，而非二維通道的任何根本性限制。換言之，二維電晶體本身具有強大的固有性能，但緊湊的CFET佈局及相關寄生電容在總開關負載中佔據越來越大的比重，而未摻雜的接觸點導致Rc值過高，從而限制了電流。
結論與展望
由於其原子級薄的溝道以及實現極緊湊CFET設計的潛力，二維半導體對A2邏輯節點具有明顯的吸引力。基於這一視角，我們探討了單層二維CFET的整合可行性，以及其在滿足嚴苛A2 PPA目標條件下的電路級性能極限。我們的分析表明，基於GAA的CFET架構在A2節點之後將面臨根本性的縮放極限，且這些極限並非特定於任何一種溝道材料，而是普遍適用於超薄溝道器件。特別是，一旦柵長和間隔層尺寸接近其實際最小值，接觸形成和溝道釋放的限制將對帶接觸多晶矽間距設定一個類似的下限，從而導致更薄溝道的靜電優勢無法再轉化為佈局的持續縮放。
儘管從理論上講，二維場效應電晶體（2D FET）可在A2節點的36nm接合多晶矽間距下整合到GAA CFET架構中，但若干實際限制削弱了其優勢。最突出的問題是接觸電阻（Rc）過高，這是由於在缺乏重摻雜的情況下，難以在超薄二維溝道上形成低電阻歐姆接觸所致。我們還發現，緊湊的A2佈局引入了顯著的寄生電容（源自柵極和局部布線結構），與本征溝道電容不同，這些寄生電容不會隨著器件寬度的減小而縮小。這些因素共同導致了顯著的性能損失：我們分析中的基準2D GAA CFET設計比A2目標頻率低50%以上，這說明了當前技術差距之大。
我們通過探索架構最佳化方案（DoE1–DoE4）來恢復溝道寬度並提高電容效率，從而彌補了這一差距的一部分。結果表明，每次連續的改進都能提高Ieff/Ceff並縮小性能差距。然而，即使在激進的設計假設和最大有效片寬條件下，由於固定的寄生電容開銷，除非假設接觸電阻極低，否則沒有任何一種設計能達到A2頻率目標。
這些發現表明，2D CFET僅憑簡單地嵌入到針對矽最佳化的GAA架構中，無法自然地充分發揮其全部潛力。這並非源於2D通道的根本缺陷，而是由於傳統CFET設計與超薄2D材料的獨特特性之間存在不匹配。為了彌合這一差距，需要在多個方面進行協同最佳化。首先，必須大幅降低接觸電阻，在二維接觸工程方面持續投入——例如改進金屬-二維介面或採用替代性接觸方案——對於釋放更高的驅動電流並緩解 Rc 瓶頸至關重要。其次，未來的二維CFET設計必須降低寄生電容，以滿足A2性能目標。
最後，為了充分發揮二維材料的潛力，邏輯路線圖必須擺脫對經典GAA CFET概念的嚴格依賴，探索新的、針對二維材料的CFET架構，從而放鬆矽GAA CFET結構固有的某些限制。有前景的方向包括平面-垂直混合CFET方案，該方案以犧牲完全柵極封閉為代價來降低寄生電容。這些共享柵極或非對稱柵極配置降低了架構開銷，並支援通過設計有意將靜電控制與接觸形成解耦。雖然目前尚未出現任何單一架構能成為GAA的明確繼任者，但資訊很明確：未來的突破將來自對電晶體架構本身的重新思考，而非對矽時代範本的進一步最佳化。如果能夠實現這種協同最佳化，2D CFET仍將是將摩爾定律延伸至A2及後A2時代的一個可信——且可能不可或缺——的選擇。在那個時代，能效和整合密度，而非蠻力的靜電控制，將決定邏輯技術的成敗。 (半導體行業觀察)