🔷CoWoS邁向14+ Reticle與24顆HBM，持續突破AI算力封裝邊界
🔷SoIC衝擊4.5μm Pitch，3D高密度互連打開垂直Scaling新空間
最近我一直在關注AI算力背後的一個核心變化：當先進製程越來越接近物理與成本極限，晶片性能還能靠什麼繼續Scaling？這份來自台積電的分享給出了非常明確的答案——3DIC正在成為AI晶片持續進化的關鍵引擎。
從不斷做大的CoWoS、向4.5μm Pitch推進的SoIC，到Chiplet、HBM、CPO以及STCO系統級協同，台積電正在把先進封裝從單純的“晶片封裝”，升級為真正的AI系統級整合平台。尤其值得關注的是，未來CoWoS將一路邁向20顆甚至24顆HBM，3D堆疊與高密度互連也將進一步突破算力瓶頸。
今天這篇文章，我就結合台積電這份報告，一起來看看AI時代3DIC技術究竟正在發生怎樣的變化。
一、這份材料真正想說明什麼？
AI算力需求正在推動晶片從單顆SoC擴展轉向Chiplet + 2.5D/3D異構整合，而CoWoS、SoIC與3DFabric正在成為台積電支撐下一代AI晶片持續Scaling的核心技術平台；與此同時，隨著封裝尺寸、HBM數量和互連密度快速提升，產業競爭重點也正在從“單一封裝工藝”轉向製造、材料、散熱、可靠性以及系統級協同最佳化。
二、AI正在把先進封裝從“輔助技術”推向算力Scaling的核心
台積電首先從AI產業趨勢出發，認為AI正在從資料中心向AI PC、AI手機、機器人、Robotaxi、AIoT、AR/VR等終端全面擴散。按照台積電給出的2030年預測，全球半導體市場規模將超過1.5兆美元，其中HPC/AI佔比達到55%，成為最大的半導體應用平台。
但AI晶片越來越難單純依靠先進製程繼續提升性能，因此Chiplet和3DIC開始承擔新的Scaling任務。台積電給出的例子顯示，相比傳統大型SoC，Chiplet架構可以將不同功能拆分到不同製程節點，在其假設條件下Die Cost下降約24%，即使封裝成本增加約2%，整體仍可實現約22%的成本節省。與此同時，Chiplet還可以通過不同等級Die的Bin Pairing最佳化組合，提高最終封裝產品的性能利用率。
所以台積電的判斷實際上是：未來AI晶片Scaling不再只是“電晶體Scaling”，而是“電晶體 + Chiplet + 先進封裝 + HBM”的系統級Scaling。
三、3DFabric成為台積電AI先進封裝的核心平台：CoWoS + SoIC + CPO全面融合
報告給出了非常重要的一張架構圖——TSMC 3DFabric Integrated Platform。它已經不是單一封裝技術，而是將CoWoS、SoIC、HBM、先進邏輯、RDL Interposer、LSI、eDTC、IVR以及Co-Packaged Optics（CPO）整合到一個完整平台中。
其中兩條技術路線尤其關鍵：
🔷CoWoS負責橫向擴展（Scale-out），通過不斷擴大Interposer面積、增加計算Die和HBM數量，提高AI晶片整體算力與記憶體頻寬。
🔷SoIC負責縱向擴展（Scale-up），利用3D堆疊和更細Pitch實現Logic-on-Logic的高密度互連。
因此，未來台積電的3DIC路線並不是簡單的“CoWoS升級”，而是逐步形成先進邏輯 + HBM + CoWoS + SoIC + CPO的完整AI系統級封裝體系。
四、CoWoS繼續瘋狂“做大”：從8顆HBM走向20顆、24顆HBM
報告中最值得關注的資料之一，就是台積電公佈了非常明確的CoWoS尺寸Scaling路線圖。
2026年，台積電已經將全球最大的5.5 Reticle CoWoS投入生產，並稱良率超過98%，可支援12顆HBM3E/HBM4。
之後還將繼續擴大：
2027年：9.5 Reticle + 12顆HBM4E
2028年：14 Reticle + 20顆HBM5
2029年：>14 Reticle + 24顆HBM5E
這意味著AI GPU/加速器的封裝正在從過去的“晶片封裝”，逐漸變成一個巨型的計算+記憶體系統平台。
換句話說，CoWoS未來的核心升級方向非常明確：更大Interposer + 更多Compute Die + 更多HBM + 更高頻寬。
五、SoIC向4.5μm Pitch推進，3D互連成為下一階段算力密度突破口
如果說CoWoS解決的是“平面面積不夠”的問題，那麼SoIC解決的就是“垂直方向如何繼續Scaling”。
台積電披露，SoIC 3D互連相較CoWoS 2.5D互連，可以實現約56倍互連密度以及約5倍功耗效率提升；6μm Pitch已經於2025年進入量產，未來還將繼續推進至A14-on-A14，並把Pitch縮小到4.5μm，計畫2029年生產。
因此從路線圖來看，台積電實際上在同時推進兩種Scaling：
CoWoS：封裝面積Scaling
SoIC：互連密度Scaling
兩者最終結合，就可以把越來越多先進Logic Chiplet、HBM以及其他功能Die整合到一個AI計算系統中。
六、真正的難點已經從“能不能封”變成“能不能高良率、高可靠性地製造”
報告後半部分的重點明顯從“先進封裝技術”轉向了製造挑戰。
傳統Flip-Chip封裝可能只有約1 Reticle面積，而先進3DFabric/CoWoS已經超過5 Reticle；Pitch從約90μm下降到約40μm，同時Pin Count可以增長到傳統封裝的100倍。這意味著任何微小缺陷都會被覆雜度放大。
同時，異構整合還會帶來非常複雜的材料CTE失配、封裝翹曲、熱阻、Joint Defect、Delamination等問題。隨著封裝尺寸從3.3 Reticle進一步擴大到5.5 Reticle乃至≥8 Reticle，機械應力和系統級相互作用都會越來越嚴重。
供應鏈複雜度也在迅速增加。CoWoS的HBM類型、Top Die、Interposer、Substrate、SMD和散熱方案不斷增加，報告給出的BOM組合複雜度已經增長3.6倍，SoC/Chiplet的Bin Pairing組合甚至超過200種。
所以未來先進封裝的壁壘並不僅僅是擁有CoWoS或混合鍵合工藝，而是裝置 + 材料 + 工藝 + 良率 + 測試 + 供應鏈 + 可靠性 + 大規模製造能力共同構成的系統工程。
七、下一階段3DIC的核心競爭力是STCO：從“封裝最佳化”升級為“系統級協同最佳化”
這是我認為整份報告最重要的思想之一。
隨著CoWoS進入≥5.5 Reticle時代，台積電明確提出必須採用STCO（System-Technology Co-Optimization，系統—技術協同最佳化）。例如Lid、TIM、Cooling Module、PCB、Substrate等都不能再獨立設計，而必須從系統層面一起考慮翹曲、散熱和組裝良率。
原因是傳統的Component-Level Reliability（CLR）已經不足以代表真實AI伺服器環境下的可靠性。晶片安裝到System Board之後，Underfill、PCB、散熱系統和機械應力都會改變晶片內部的應力狀態，甚至可能導致ELK Delamination、Via Open等問題。
因此台積電提出必須建立從Chip Level → Package Level → Board Level → System Level貫穿整個AI系統的機械、熱、可靠性預測與驗證體系。
🏁 小編總結
AI正在推動半導體Scaling從“製程微縮”走向“3D系統整合”，CoWoS負責擴大AI計算系統規模，SoIC負責提高3D互連密度，而STCO則負責解決巨型3DIC系統帶來的散熱、應力、可靠性、良率和供應鏈問題。
台積電最後的總結也非常明確：AI正在重塑半導體生態，3DIC快速演進同時帶來裝置、材料、工藝和系統層面的製造挑戰，未來必須依靠Chiplet製造商、裝置/材料供應商以及系統整合商共同協作，才能繼續推進3DIC。 (芯聯匯)