半導體裝置巨頭東京電子（TEL）在 2026 年 9 月 2 日的投資者路演中，披露了一份晶圓鍵合（Wafer Bonder）技術路線圖。未來十年，3D 晶片的發展方向已經很清楚，鍵合的晶圓數量要變多，對準精度要更嚴，晶圓翹曲和畸變是必須解決的兩大難題。
從兩片到四片，鍵合越來越複雜
路線圖包含Logic、NAND 快閃記憶體和 DRAM 三大產品線，時間延續到十年後。最顯眼的變化在邏輯晶片：
- 2025–2026 年前後，主要仍是單片或兩片晶圓等級的鍵合應用；
- 到 2028–2029 年，進入兩片晶圓鍵合的成熟階段；
- 2030–2031 年邁向三片晶圓鍵合；
- 2032–2033 年進一步走向四片晶圓鍵合；
- 2034–2035 年及以後，對準畸變（Distortion）的控制目標要壓到 2 奈米以下。
這背後是 3D IC 和背面供電網路（BSPDN）等技術的持續推進。晶片不再只靠把電晶體做小來提性能，而是把不同功能、不同工藝的晶圓拼起來：邏輯層、記憶體層、電源層各司其職。晶圓鍵合機就是核心工具。
NAND 和 DRAM 也在被"鍵合"重構
NAND 和 DRAM 同樣在依賴晶圓鍵合往 3D 方向走。
在 NAND 一側，3D NAND 堆疊層數不斷增加，晶圓翹曲（Warpage）問題愈發突出。100 微米等級的翹曲控制是一個關鍵節點，未來 NAND 製造對鍵合裝置的平整度管理能力要求更高。
在 DRAM 一側，路線圖把 4F² DRAM 和多晶圓鍵合、低畸變控制聯絡在一起。2030–2031 年前後，DRAM 鍵合的對準精度目標是畸變 <3 奈米、套刻精度（Overlay）<50 奈米的量級。傳統 DRAM 的單片平面擴展越來越難，行業正通過把記憶體單元陣列與外圍電路分別製造再鍵合的方式，延續 DRAM 的密度提升。
兩大關鍵難題：翹曲與畸變
晶圓翹曲很好理解，晶圓越做越薄、堆疊層數越來越多，受熱和應力影響就會翹起來。一旦兩片翹曲的晶圓硬要鍵合在一起，殘餘畸變會直接影響電路對準，甚至導致廢品。但是TEL認為通過最佳化工藝條件可以抑制這個問題。
畸變更麻煩。兩片晶圓上的圖案並不是完全規則地錯位，而是可能存在方向性、局部性的拉伸或旋轉偏差。鍵合裝置不僅要"對準中心"，還要補償整張晶圓面的非均勻變形。這需要在硬體（對準機構、壓合機構）和工藝（溫度、壓力、材料匹配）兩端同時下功夫。
TEL 為什麼要提鍵合？
晶圓鍵合機是 3D 整合時代的關鍵裝置之一。邏輯晶片的 BSPDN、NAND 的 CBA/Xtacking 類架構、DRAM 的 4F² 與 3D DRAM，本質上都需要把不同晶圓高精度地貼合在一起。誰能先解決"多片鍵合 + 低畸變 + 低翹曲"，誰就能在下一輪裝置競賽中佔據主動。
所以，TEL 強調其正在提前開發多種技術，為下一代器件做準備。 (銳芯聞)