2026年9月的第一周，兩則新聞讓整個記憶體晶片行業為之一振。
01
3D DRAM，巨頭角力
AMD近日在內部技術研討會上披露了一項令人振奮的實驗資料：基於混合鍵合（Hybrid Bonding）技術的3D DRAM架構，其能效相比傳統HBM堆疊最高可提升17倍。這意味著在相同功耗下，資料傳輸效率可實現數量級的飛躍。
傳統HBM雖然通過TSV矽通孔將DRAM晶片垂直堆疊，但晶片之間仍依賴微凸塊進行連接。這些微小的焊料球在連接時會產生物理間隙，必須用液態塑料填充物填充，這帶來了寄生電阻、限制連接密度，並阻礙熱量散發等問題。
AMD提出的混合鍵合3D DRAM則完全顛覆了這一設計。它將DRAM晶片直接堆疊在XPU（處理器或加速器）的正上方，消除了傳統PHY介面帶來的瓶頸。在工藝上，它放棄微凸塊，直接將晶圓拋光到原子級平整度，讓銅與銅在加熱後直接融合（Cu-Cu鍵合）。
值得一提的是，3D DRAM的優勢遠不止於能效。將DRAM直接放在計算晶片上方，極大地縮短了資料搬運的物理距離。在AI加速器中，資料移動消耗了大量能源，縮短距離能直接降低功耗。
無獨有偶，國內半導體裝置龍頭北方華創近日也在IEEE期刊發表學術論文，宣佈在下一代記憶體晶片3D DRAM製造工藝上取得重大技術突破。該公司開發出一種創新的“兩步循環刻蝕工藝”，專門針對64層矽與矽鍺交替堆疊的結構，實現了超過95%的結構均勻度。
據論文披露的資料，該工藝實現了超過500:1的矽鍺與矽刻蝕選擇比。在200奈米夾層結構中矽層單次損耗控制在10埃（1奈米）以內。
業界分析認為，國產DRAM龍頭若能整合北方華創的國產刻蝕裝置與相關工藝，將大幅提升向3D DRAM自主量產演進的可行性。
隨著兩則消息攪動整個記憶體晶片行業，也讓人不禁發問：3D DRAM 究竟為何成為全球晶片巨頭競相角力的焦點？
02
3D DRAM，因何備受矚目？
要理解3D DRAM的價值，首先要看清傳統DRAM正在逼近的“天花板”。
長期以來，DRAM行業遵循著與邏輯晶片類似的路徑——通過不斷微縮製程節點來提升記憶體密度。但隨著線寬逼近10奈米以下，物理極限開始顯現。不同於處理器，DRAM記憶體晶片必須依靠電容器記憶體資料。隨著製程節點不斷縮小，電容器的尺寸難以繼續縮減，電晶體間距縮小也增加了短路風險。EUV光刻機的高昂成本與出口管制，更讓這條路對部分玩家而言近乎關閉。
3D DRAM的核心理念，是將電晶體從傳統的二維平面微縮轉向三維垂直堆疊，通過層層堆疊電晶體來提高記憶體單元密度。通俗地說，既然“躺”著放不下了，那就“站”起來——讓記憶體單元不再水平排列，而是垂直豎起，從而更充分地利用晶片內部空間。
當前的3D DRAM主要有兩條路線。一種是4F2 VCT（Vertical Channel Transistor，垂直通道電晶體） DRAM；另一種是 VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆疊單元陣列電晶體） DRAM。
前者的核心是“豎立”，主要是在DRAM 單元結構上向 z 方向發展，後者的核心是堆疊，類似3D NAND 一樣堆疊多層 DRAM，也被理解為真正的3D DRAM。
DRAM單元的尺寸是根據設計規則（或最小加工尺寸）“F：特徵尺寸”進行比較的。2010年代，通過改進DRAM單元陣列的佈局，單元面積從傳統的“8F2”縮小到“6F2”。即使加工尺寸相同，單元面積也減少了25%。
此後，隨著6F²架構再度逐漸逼近物理極限，4F²作為二維平面佈局的理論密度極限，成為延續摩爾定律的必然選擇。理論上，在同等大小的晶片上，4F²架構能比6F²架構多整合30%至50%的記憶體單元，直接轉化為更高的記憶體容量、更快的資料吞吐速度和更低的運行功耗。
三大記憶體巨頭多採用雙線佈局的策略，即佈局4F2 VCT的同時，也在發展VS-CAT。但各家的“叫法”多有不同。
先看三星的解題思路。三星的VCT技術，將電晶體溝道垂直樹立，在有限晶片面積內增加溝道長度，有效緩解傳統平面電晶體在微縮時遭遇的短溝道效應與漏電問題。另一方面，三星採用了晶圓間混合銅鍵合技術，將記憶體單元陣列與外圍電路在不同晶圓上分開製造再垂直堆疊，實現超高密度互聯。通道材料也從傳統矽換為銦鎵鋅氧化物（IGZO），以在縮小單元中抑制洩漏電流。
根據三星的規劃：今年完成10a 工藝 DRAM 研發，明年開展品質測試，2028 年匯入量產產線。據悉，三星計畫將 4F² 方形單元、VCT 兩大核心技術，連續應用於10a、10b、10c三代工藝；從 10d 節點開始，全面轉向3D 堆疊 DRAM架構。
在真正的3D階段，三星的佈局更為激進。據悉，目前三星電子已在內部實現了16層堆疊的VS-CAT DRAM。除通過堆疊提升容量外，VS-CAT DRAM 還能降低電流乾擾。三星電子預計其將採用記憶體單元和外圍邏輯單元分離的雙晶圓結構，因為延續傳統的單晶圓設計會帶來嚴重的面積開銷。在分別完成記憶體單元晶圓和邏輯單元晶圓的生產後，需要進行晶圓對晶圓（W2W）混合鍵合，才能得到 VS-CAT DRAM 成品。(EDA365電子論壇)