西門子EDA與威爾遜研究集團（Wilson Research Group）近日聯合發佈《2026功能驗證研究》報告。其中最受關注的一項資料是：在IC/ASIC受訪項目中，僅有5% 的團隊實現了首版晶片（First Silicon）一次成功，而2024年這一比例為14.4%。
與此同時，調查顯示，絕大多數項目在量產前都經歷了多次流片迭代，首版成功正變得越來越難。
那麼，原因究竟是什麼？
很多人容易將這一現象歸結為某一個單獨因素，例如驗證工程師短缺、驗證方法不足、項目進度壓力、設計規模持續擴大，或自動化程度不夠。然而，這份2026年的研究並不支援如此簡單的結論。報告提出的一個核心觀點是：複雜性本身已經發生了變化。
研究指出，當今的驗證環境正越來越多地面對處理器豐富的加速計算系統。這類系統不僅包含嵌入式軟體，還需要滿足安全、可靠性以及其他保障要求。它們已經不再是傳統RTL設計的簡單放大版，而是更加軟體驅動、更加異構、更加互聯，並且跨越傳統功能邊界進行大量系統級互動的新型系統。
正因如此，驗證所面對的問題也在發生變化。
報告顯示，邏輯和功能錯誤仍然是導致ASIC重新設計的最主要原因，但與此同時，韌體、安全、電源、時鐘、時序以及其他系統級問題也成為流片失敗的重要來源。FPGA調研結果同樣印證了這一趨勢：傳統邏輯與功能缺陷依然突出，但它們只是眾多可能導致生產環境故障因素中的一部分。
因此，研究認為，人們在解讀首版晶片成功率時需要更加謹慎。真正值得思考的問題，或許已經不再是“傳統功能驗證是否已經完成”，而是“需要驗證的範圍，是否比傳統驗證所定義的邊界擴展得更快”。
整份研究釋放出多個相互關聯的訊號，表明過去彼此獨立的工程領域正在快速融合。例如，DFT正與更廣泛的功能驗證環境緊密結合；安全（Security）與保障（Safety）之間的聯絡不斷增強；而AI與機器學習則開始改變驗證工作的執行方式，覆蓋測試生成、覆蓋率分析、偵錯、回歸最佳化以及形式驗證等多個環節。
研究強調，這些變化所反映的並不僅僅是設計規模持續增長，而是驗證問題的性質本身正在發生改變。
報告特別指出，它並未證明處理器數量增加、AI加速、安全要求提升或DFT整合等任何單一因素會直接導致首版成功率下降，而是顯示驗證環境中的多個特徵正在同時演進，並共同塑造新的驗證挑戰。
驗證，成為頭等大事
我對這個數字毫不懷疑。我不確定的是，其中有多少是真正的驗證，又有多少是偽裝成驗證的其他工作。
有時候，技術問題才是真正的瓶頸。但更多時候，瓶頸在於工作流程。
晶片產品交付過程中出現瓶頸的原因有很多，但有一類原因卻始終隱蔽。之所以隱蔽，是因為我們沒有刻意尋找，也沒有像設計電路或程式碼缺陷那樣將其消除。只有當影響足夠大時，我們才會著手處理，但這很少成為晶片開發團隊的關注重點。我們並非孤例。這種挑戰普遍存在於各行各業。MBA 或工程課程中並未涉及，也鮮有文獻探討如何從設計中消除此類問題。
工作流程缺陷是隱形的瓶頸。缺陷會推遲產品發佈日期，還會浪費工程師的時間。工作流程缺陷指的是工作過程中出現的任何差錯。比如，你周二需要資料，結果周四才拿到；上游團隊把錯誤的資料發給了下游團隊，導致工作停滯，直到問題解決；工具更新後，大家不知道如何正確使用；描述缺陷的資訊不夠清晰，導致偵錯工作停滯，直到問題得到澄清。這樣的例子不勝列舉。
工作流程中存在缺陷，是因為變化、日益複雜的流程以及疏忽。儘管我們不斷遇到這些缺陷，但它們很少被修復，因此不會再次出現。我們對產品這樣做，但對工作流程卻並非如此。在設計開發流程時，我們會考慮階段、里程碑和整合點。我們想架構師一樣思考，一旦有了框架，就開始建構產品。準備、開火、瞄準。
我（指代本文作者，英特爾前工程師Joel Jorgensen，下同）當時領導著一個負責新型NAND快閃記憶體晶片的後矽設計團隊。我們各個職能部門的代表都已準備就緒，所有人都翹首以盼第一片晶圓運抵實驗室。無論白天黑夜，一周七天，我們都制定了計畫，一旦晶圓到貨，就立即啟動測試工作。
晶片到了，我們立刻投入工作。每天早上我們都會開會討論優先順序，因為無論計畫多麼周全，首片晶片的製作總是充滿變數。一切進展順利。晶片運轉正常，功能也正常，我們可以讀寫和擦除快閃記憶體單元。我們開始實現一些之前推遲到晶片後階段的功能。我們為產品工程啟用了更多測試。晶片後階段設計的目標是將產品工程和晶圓廠置於關鍵路徑上，而通過這一階段，設計已經完全實現了預期的功能。現在，我們必須解決良率和產能爬坡的問題。
最終，我們不得不停止修改。計畫是完成晶圓級資料採集，驗證並確認修改內容，完成佈局修改，運行後端流程（如ERC和DRC），並將資料庫傳送給掩模廠。
計畫落空了。最終，項目經理來到我的隔間，質問我們為什麼第一次進度匯報遲到了。我們一直在加班加點，有時甚至熬夜到周末，但我卻找不到一個令人滿意的答案。我不知道究竟是什麼原因導致我們耽擱了這麼久。
我重新啟用了之前擔任新產品匯入（NPI）主席時在工廠用過的一個工具，正是這個工具幫助我們實現了22天交付周期，而我們之前的最佳成績是35天。我們像繪製工廠流程圖一樣繪製了設計流程圖，試圖找出為什麼我們在五周的計畫中延誤了三周。作為領導者，這種處境並不輕鬆。我能感覺到整個公司的目光都集中在我們團隊和我身上。
分析結果表明，我們晶片設計前的驗證流程對於晶片設計後的流程來說太慢了。晶片設計前，我們各個里程碑之間間隔數月，因此七天完成一次完整的資料迭代周期是可以接受的。最後，我們進行了三次驗證，以完善設計。這總共耗時21天。
為了趕進度，我們重新設計了工作流程。我向團隊提出挑戰，要求將驗證周期縮短到三天，因為根據我的計算，我們需要三天才能達到五周的周期。我至今還記得我告訴他們這個目標時他們的表情；我想他們當時覺得我瘋了。但我們堅持了下來。首先：自動化，自動化，自動化。我們不得不取消對模擬資料和晶片資料的人工稽核。我們與晶片前期合作夥伴協商，爭取到速度最快的伺服器用於模擬，然後借用了他們的大部分許可證用於最後的驗證衝刺。我們還做了十幾個其他改動，最終確定了一個驗證周期為3.5天的工作流程。在接下來的幾個階段中，我們不斷最佳化，之後的十個階段，我們始終精準地實現了五周的周期目標。
表面上看，這似乎是一個典型的矽工程問題。但仔細想想實際發生了什麼。我們知道如何進行電路檢查、模擬電路設計、邏輯電路設計、資料通路設計、物理佈局，以及如何為掩模車間拆分資料庫。但我們沒有做的是設計工作流程本身，使所有這些工作都能在五周內完成。相對於這五周的周期，數十個工作流程缺陷阻礙了我們。消除這些缺陷後，我們的驗證周期縮短了一半。
在我職業生涯的後期，消除開發流程中的缺陷成了我的工作重心，這也是我助力公司固態硬碟業務規模化發展的一種方式。自那時起，我接觸過數百張類似的流程圖，涵蓋了各個領域：PCB、質量保證、ASIC設計、韌體設計、封裝、產品生命周期、客戶工程、市場行銷、財務和供應鏈。矽產品開發工作非常複雜，而且瞬息萬變。
工作流程缺陷是交付晶片產品和擴展產品開發營運的隱形瓶頸。在一個複雜多變的世界中，工作變得越來越難，產品本身也是如此。日益增長的複雜性和變化正在滲透到我們的工作流程中，拖慢團隊速度，消耗我們本就捉襟見肘的資源。
我的建議：像工程師設計產品那樣設計你的工作。目標明確、功能實用、協同一致、節奏緊湊。不要讓看不見的瓶頸浪費你無法挽回的時間。 (半導體芯聞)