英特爾先進晶片供電技術：PowerVIA背面供電、HV-IVR整合穩壓器、Coax MIL磁性電感、SuperMIM電容與Foveros三維整合！

🔷從傳統PDN到PowerVIA背面供電，解析高性能處理器供電架構演進

🔷聚焦HV-IVR、磁性電感、高密度電容與Foveros三維整合關鍵技術

系統分析了高性能微處理器面臨的供電挑戰，並介紹了英特爾圍繞片上整合電壓調節器（IVR）、完全片上整合電壓調節器（FIVR）、高壓IVR、PowerVIA背面供電、SuperMIM高密度電容、Coax MIL同軸磁性電感以及Foveros三維封裝開展的技術創新。

隨著摩爾定律進入後Dennard縮放時代，處理器性能提升越來越受到供電網路阻抗、瞬態壓降、互連損耗和功率密度的限制。未來高性能處理器的供電架構，需要從傳統主機板級集中式電壓轉換，逐步向高效率、高功率密度、靠近計算負載的分佈式整合供電演進，並通過先進封裝與三維異構整合進一步最佳化供電路徑。

一、微處理器供電面臨的根本挑戰：納秒級電流突變、供電網路阻抗與瞬態電壓跌落

英特爾首先指出，現代微處理器的供電問題，並不是簡單地向晶片提供足夠的電流，而是需要在處理器負載快速變化時，持續維持穩定的供電電壓。

報告給出了一個典型案例：微處理器負載電流可能在約2ns內從10A增加至50A，相當於約20A/ns的電流變化率，而晶片端供電電壓需要始終控制在標稱電壓約±10%的範圍內。

這種極快的負載變化，會使供電網路中的寄生電感產生明顯的瞬態電壓擾動。主機板電壓調節器與晶片之間的供電路徑，其電感量級可達到約1nH。即使這一數值看似很小，在20A/ns的電流變化率下，也可能造成嚴重的瞬態壓降。因此，傳統主機板級電壓調節器難以單獨滿足處理器納秒級的瞬態供電需求。

為解決這一問題，英特爾強調必須建構多層級的電源分配網路（Power Delivery Network，PDN），通過不同位置、不同類型的去耦電容共同承擔瞬態電流需求。

其中，晶片內部主要採用MOS電容、MIM金屬—絕緣體—金屬電容以及溝槽電容，以提高局部電容密度和響應速度；封裝內部則通過晶片側和封裝底部的去耦電容降低供電路逕寄生參數；主機板級陶瓷電容主要負責中頻去耦，而電解等大容量電容則承擔較低頻率的供電穩定任務。

報告進一步指出，PDN設計需要同時從頻域和時域進行分析：頻域關注不同頻率下的供電阻抗以及諧振峰值，時域關注負載電流變化時的電壓跌落與恢復過程。

更重要的是，供電噪聲直接影響處理器最高工作頻率Fmax。報告通過示意計算說明，當供電電壓容差由±100mV收緊至±50mV時，處理器可實現的最高頻率示例由約3.7GHz提高至4.0GHz。

這說明，降低PDN阻抗、抑制瞬態電壓跌落，不僅是電源完整性問題，也是提高處理器性能的重要途徑。

二、Dennard縮放失效與多核架構演進：供電問題成為先進處理器的重要性能瓶頸

報告的第二個核心內容，是從半導體技術演進角度解釋為什麼微處理器的供電問題正在變得越來越複雜。

在經典Dennard縮放時代，電晶體尺寸、電壓和電流可以按照一定比例同步縮小，從而在提高電晶體密度和工作頻率的同時，使晶片功率密度大致保持穩定。

然而，隨著電晶體持續微縮，這種理想縮放關係逐漸被打破。

一方面，閾值電壓不能無限降低，否則亞閾值洩漏電流將顯著增加。另一方面，互連線寬、厚度不斷縮小，導致導線電阻和電流密度上升，IR Drop問題更加突出。

報告通過互連縮放模型指出，當互連尺寸按約0.7倍縮小時，線電阻可能增加至約1.4倍，歸一化電壓降和電流密度也隨之惡化，而互連RC延遲並不會像電晶體柵極延遲一樣持續改善。

因此，電晶體本身的性能提升，並不意味著整個處理器的供電和互連性能能夠同步改善。

進入2000年代中期以後，處理器產業逐漸從依賴單核頻率提升，轉向依靠多核架構提高整體計算能力。通過增加核心數量、控制單核工作頻率和洩漏功耗，處理器能夠繼續提升總體性能。

但多核架構也帶來了新的供電挑戰。

不同計算核心、快取、I/O模組和功能單元需要獨立或差異化的供電電壓，使處理器內部電源軌數量不斷增加。與此同時，伺服器CPU和高性能GPU的整體功率需求持續上升，進一步加劇了供電網路的電流承載與熱管理壓力。

報告中的歷史趨勢圖顯示，處理器電源軌數量隨著多核架構發展而顯著增加，而高功率計算產品的熱設計功耗也呈上升趨勢。

由此可以看出，先進處理器的供電挑戰已經從單一電壓軌的穩定性問題，演變為多電源域、高電流密度、高功率負載與複雜互連網路的系統級協同設計問題。

三、從主機板級VR到片上IVR/FIVR：高效率分佈式供電成為重要技術方向

面對不斷增加的電源軌數量和瞬態負載需求，英特爾提出的重要技術路徑是將電壓調節功能逐步向處理器內部遷移。

傳統處理器通常依賴主機板上的電壓調節模組，將12V等輸入電壓轉換為約1V的晶片工作電壓，再通過主機板、插座、封裝和晶片內部互連將電流輸送至計算單元。

這種架構雖然成熟，但隨著處理器功率提高，低電壓、大電流供電所產生的傳輸損耗、寄生電感以及瞬態響應問題越來越明顯。

英特爾介紹了三類主要的整合電壓控制技術：Power Gate電源門控、LDO低壓差線性穩壓器以及Buck開關降壓調節器。

🔷Power Gate結構簡單、易於整合，主要用於電源開關控制，但不能提供真正的電壓調節；

🔷LDO易於整合，可提供電壓調節，但受效率和功耗限制，更適合較低功率電源軌；

🔷Buck開關穩壓器則能夠提供更高的轉換效率，適用於高功率供電，但需要功率電晶體、電感和輸出濾波電容等元件，整合難度更高。

英特爾在第四代Core處理器中引入了完全片上整合電壓調節器（Fully Integrated Voltage Regulator，FIVR），通過提高開關頻率，使空氣芯電感（Air Core Inductor，ACI）能夠作為儲能元件，實現更緊湊的電壓轉換架構。

報告對比了傳統主機板級VR與FIVR架構：傳統方案主要在主機板上完成12V至約1V的轉換，而FIVR方案可以先通過第一級穩壓器將12V轉換至約1.8V，再由靠近計算負載的整合穩壓器進一步轉換至約1V。

這種兩級供電方式的核心價值，在於將部分電壓轉換過程移動到更靠近負載的位置，從而降低低電壓、大電流長距離傳輸帶來的損耗，並提高不同計算單元的供電靈活性。

報告進一步提出，隨著高性能CPU和GPU功率不斷提高，整合電壓調節器需要能夠以更高的輸入電壓傳輸電能，再在負載附近完成降壓轉換。

這意味著，處理器供電架構正在由集中式、長距離、低電壓大電流傳輸，向高輸入電壓、短距離轉換和分佈式供電演進。

四、高壓IVR關鍵技術突破：高性能功率器件、Coax MIL磁性電感與SuperMIM電容

為了進一步提高整合電壓調節器的功率密度和轉換效率，英特爾重點介紹了高壓整合電壓調節器（HV-IVR）的關鍵技術指標及實現路徑。

報告列出的HV-IVR設計目標包括：

需要說明的是，這些是報告提出的設計目標，並不代表所有指標已經在同一款量產產品中同時實現。

實現上述目標，需要功率器件、磁性電感、去耦電容和先進封裝等多個技術環節共同創新。

🔷首先，在功率開關器件方面，報告使用導通電阻與柵極電荷的乘積，即Rds(on)×Qgs，作為評價功率FET性能的指標之一。導通電阻影響傳導損耗，柵極電荷則與開關損耗相關。因此，降低器件導通電阻、減少開關驅動損耗，是提高高頻IVR效率的重要方向。英特爾指出，薄柵氧FinFET和低電壓GaN器件是值得研究的整合穩壓器開關器件候選方案。

🔷其次，在磁性器件方面，英特爾展示了Coax MIL（同軸磁性整合電感）技術。該技術利用磁性材料、鍍覆通孔和介質芯等結構，建構能夠整合到封裝中的磁性電感。與傳統分立電感相比，這類封裝整合電感有望縮短供電互連路徑，提高電感整合密度，並為高頻、高功率密度電壓轉換提供支援。報告展示了Coax MIL的結構概念、原型截面及產品實現示意，說明英特爾正在探索將磁性電感從傳統板級元件進一步整合到封裝內部。

🔷再次，在電容技術方面，英特爾介紹了SuperMIM高密度電容。通過採用多層不同高介電常數材料的薄膜結構，SuperMIM能夠在有限面積內提供更高的電容密度。

報告展示的技術方案提出，SuperMIM相較於傳統MIM電容可實現約5倍的電容提升。

這種高密度整合電容有助於改善局部去耦能力，降低供電噪聲，並為高頻整合電壓調節器提供更加緊湊的濾波和儲能方案。

整體來看，HV-IVR並非單一電路架構創新，而是功率電晶體、磁性電感、高密度電容及先進封裝技術協同最佳化的結果。

五、PowerVIA背面供電：解決先進製程前端金屬互連擁塞與IR Drop問題

報告另一項重要內容，是英特爾提出的PowerVIA背面供電技術。

在傳統CMOS工藝中，訊號互連和電源互連通常共享晶片正面的金屬布線資源。隨著電晶體密度不斷增加，金屬布線間距持續縮小，供電網路需要在有限空間內與訊號網路競爭布線資源。

這不僅增加了布線複雜度，也使細間距金屬層中的電阻壓降更加突出。

英特爾通過對比Intel 3與Intel 18A的供電結構，展示了PowerVIA背面供電架構的設計思路。

傳統前端供電方式中，電源和訊號均需要通過正面互連網路傳輸；而在PowerVIA架構中，訊號互連主要保留在晶片正面，供電網路則轉移至晶片背面。

這種供電與訊號布線分離的方式，能夠釋放正面金屬互連資源，降低布線擁塞，並允許背面電源網路採用更適合大電流傳輸的金屬結構。

報告強調，背面供電能夠通過最佳化電源金屬層間距和結構，減少電阻性壓降，同時為訊號布線提供更大的設計自由度。

從技術本質來看，PowerVIA並不是簡單地將供電線路移動到晶片背面，而是重新組織晶片內部的電源和訊號互連體系，使供電網路能夠按照低電阻、高電流承載能力進行獨立最佳化。

這與HV-IVR技術具有互補關係：HV-IVR主要解決電壓轉換效率和供電路徑損耗問題，而PowerVIA主要最佳化晶片內部電源分配路徑，減少局部IR Drop和正面布線資源競爭。

因此，背面供電與整合電壓調節器共同構成了先進處理器供電網路演進的兩條重要技術路線。

六、Foveros三維封裝與異構整合：推動供電系統向芯粒級、封裝級深度融合

報告最後將供電技術創新進一步延伸至先進封裝與三維異構整合。

英特爾指出，隨著單片SoC持續擴大，晶片面積、製造良率、工藝節點適配和開發成本等問題變得更加突出。相比之下，異構整合能夠將計算、記憶體、I/O和電源等不同功能模組拆分為獨立芯粒，並通過先進封裝技術重新組合。

報告以Sapphire Rapids和Ponte Vecchio為案例，說明高性能計算產品正在通過多芯粒整合突破傳統單片晶片的面積和功能整合限制。其中，Ponte Vecchio採用大量獨立芯粒和多種工藝技術，體現了先進封裝在複雜計算系統中的重要性。

但芯粒數量增加也意味著供電路徑更加複雜，不同計算模組之間的功率需求差異更加明顯。因此，電壓轉換器和供電網路同樣需要融入三維封裝架構。

英特爾展示了基於Foveros技術的3D FIVR方案，通過在基礎晶片或封裝結構中整合電壓調節功能，為上層計算晶片提供電能。

報告還進一步展示了Foveros Omni與HV-IVR相結合的概念架構，其中包含VR Chiplets電壓調節芯粒、Coax MIL磁性電感、SuperMIM電容、銅柱互連以及矽橋等技術元素。

在這種架構中，供電系統不再完全依賴封裝外部的電壓調節模組，而是將部分電源轉換、儲能和電流分配功能整合到計算芯粒附近。

這種方式有望縮短高電流傳輸距離，降低互連損耗，並改善不同計算模組的局部供電能力。

從系統設計角度來看，Foveros三維封裝與HV-IVR結合，代表了供電網路從板級、封裝級向芯粒級深度融合的發展方向。

未來高性能處理器的競爭，不僅取決於電晶體數量、先進製程和晶片架構，也越來越依賴封裝內部能否實現高效率、高密度、低損耗的電源轉換與分配。

小編總結

英特爾提出了一條相對完整的技術演進路線：

傳統主機板級VR → 片上IVR/FIVR → 高壓高效率HV-IVR → Coax MIL磁性電感與SuperMIM高密度電容 → PowerVIA背面供電 → Foveros三維異構整合供電。

英特爾正在探索通過PowerVIA背面供電、HV-IVR高壓整合穩壓器、Coax MIL磁性電感、SuperMIM高密度電容及Foveros三維封裝，重新建構高性能微處理器的電源分配網路，使供電系統從外圍輔助模組轉變為影響晶片性能與系統能效的關鍵組成部分。(芯聯匯)