10 月 30 日，長鑫科技在第三季度業績交流會中表示，在4F²垂直溝道DRAM架構取得關鍵突破的基礎之上，第六代工藝技術平台已完成工程樣片的驗證。此前長鑫曾在學術論壇上介紹4F²架構進展，此次是長鑫首次宣佈第六代工藝技術平台是基於4F²架構。
按照產業實踐，工程樣片驗證完成意味著該平台核心性能指標已在真實晶圓上達到設計預期，在客戶端完成驗證後可進入規模量產階段。此前長鑫在公開演講中表示，預計年底將面嚮應用難度最高的領域之一—伺服器領域，推出融合4F²先進技術的新一代DDR5 RDIMM產品。
就公開披露的進度而言，長鑫在4F²工程化推進上處於全球前列：三星、SK 海力士均已將 4F² 列為10nm級以下的關鍵方向，長鑫率先完成了工程樣片驗證；如後續進展順利，長鑫有望成為全球首個落地4F²的企業。
4F² 被視為破解DRAM單元微縮瓶頸、邁向 3D DRAM的關鍵路徑。DRAM技術演進始終圍繞密度提升——在同樣大小的晶圓上整合更多單元，攤薄單位位元成本。但進入10nm 級後，原有6F²已難以為繼，逼近物理極限。
IEEE國際器件與系統路線圖（IRDS）明確指出：當半間距微縮日趨困難時，“從6F²向4F² 單元的轉型是維持成本趨勢最有前景的路徑”。
4F² 單元面積為2F×2F（F 為光刻技術可實現的最小線寬或間距），約為主流6F²單元的三分之二，已成為全球主要記憶體廠商的共同選擇。SK 海力士已將4F²垂直柵（VG）平台與 3D DRAM並列為兩大技術支柱，三星在 ISSCC 2026發表10nm級4F²論文，其CTO今年10月公開確認也在研發；業內亦視4F²為通往3D DRAM的必經階段。
長鑫4F² 架構的核心是自研 VSG（Vertical Surrounding Gate，垂直包圍柵）電晶體。其垂直包圍溝道結構柵控更強，可緩解短溝道效應與漏電；架構層面，該方案將DRAM與CMOS的製造工藝解耦，再通過晶圓級混合鍵合實現高速互聯，使邏輯性能與記憶體密度、可靠性得以分別最佳化。
長鑫4F²架構的首代產品定為DDR5 RDIMM，面向落地難度最高的伺服器市場。與消費級記憶體追求"跑得快"不同，伺服器記憶體追求"一直跑、不出錯、在那裡都能跑"：必須支援7×24小時不間斷運行、經受帶電熱插拔的電壓衝擊，與不同廠商、不同代際的CPU和主機板完成數百項相容性測試，並確保高速訊號在較長的模組走線上不衰減、不誤碼。
長鑫在技術研發領域持續保持高強度投入：自成立起即啟動4F²的研究與專利佈局，公開專利族超300件；自2019年起自研混合鍵合技術，專利數量位居全球前十；2026 年前三季度，公司研發投入110.71億元，同比增長約 73.03%。(印科技)