#半導體製程
•

0.3nm晶片路線圖

半導體行業正經歷一場重大的架構轉型，在3納米及以下先進邏輯節點中，環柵（GAA）納米片電晶體正在取代FinFET。GAA納米片電晶體技術可擴展至A10邏輯層，並支援5.5軌（T：Track）標準單元——軌數（T）是標準單元高度的計量單位。 在人工智慧革命的推動下，應用需求日益多樣化，A7節點的可選方案也日趨豐富。根據imec最新的路線圖，一種方案是圍繞imec的CMOS 2.0微縮範式設計系統。CMOS 2.0將片上系統（SoC）劃分為異構功能層，每個層都採用最合適的技術進行最佳化，並通過3D互連技術重新連接。對於其他應用場景，GAA納米片技術可以達到其微縮極限，電源可以從正面或背面傳輸。此外，業界也可以過渡到互補型場效應電晶體（CFET）器件架構。通過將p型和n型MOS電晶體堆疊在一起，標準單元可以進一步縮小到3T，從而將傳統的CMOS邏輯路線圖至少擴展到A3技術節點。 Imec及其工業合作夥伴正致力於使基於CFET的器件可製造。近年來，他們為關鍵的整合方法奠定了基礎，這些方法分為單片CFET（mCFET）和順序CFET（sCFET）。 兩種方法都從垂直堆疊Si/SiGe層開始，並由此製造n型和p型場效應電晶體（FET）。對於mCFET，具有共用上下柵極的垂直器件結構在一系列工藝步驟中完成圖案化和加工。高深寬比器件結構周圍和之間的材料的圖案化、沉積和選擇性去除，在模組開發方面需要投入大量精力。相比之下，sCFET使用專用掩模獨立地對上下器件進行圖案化。與mCFET相比，sCFET的各個工藝步驟更簡單，但一些關鍵步驟需要執行兩次——分別針對頂部和底部器件。此外，sCFET還涉及兩次晶圓翻轉，這會造成晶圓變形，並對前後器件連接的精確對準提出挑戰。在對準精度方面取得進一步進展之前，mCFET被認為是實現工業化應用的最快途徑。
0.3nm晶片路線圖
科技#0.3nm#半導體製程#晶片路線圖
•

英特爾最新工藝對標台積電！

英特爾代工業務負責人納加·錢德拉塞卡蘭近日向投資銀行KeyBanc透露，英特爾下一代14A（1.4納米級）製程技術的性能預計將在台積電A14（1.4納米級）節點的“5%以內”。這一表述引發了業界對英特爾未來製程競爭力的廣泛討論，因為“5%以內”既可以理解為14A領先A14不超過5%，也可以理解為落後不超過5%，其具體含義尚不明確。 從兩家公司已公佈的資料來看，這一保守預期與現有資訊存在一定出入。英特爾官方表示，相較於其已量產的18A製程，14A將在同等功耗下提供15%至20% 的性能提升，或在同等頻率和電晶體數量下降低25%至35% 的功耗。台積電則預計其A14在同等功耗下比N2快10%至15%，或在同等頻率和電晶體數量下降低25%至30% 的功耗。 實際產品資料進一步提供了參考。目前，英特爾Core Ultra X9 388H“Panther Lake”處理器的最高頻率可達5.10 GHz，而台積電N2製程的AMD EPYC 9586F單核最高頻率為5.00 GHz，蘋果M6則為4.78 GHz。儘管不同處理器的架構、電壓和散熱設計各異，不能直接換算為製程性能差距，但這些資料表明，現有N2產品並未在頻率上對18A形成顯著優勢。 若以這些實際頻率為起點，結合兩家公司公佈的iso-power性能提升資料，可以推算出14A相對A14的潛在優勢區間。以Core Ultra X9 388H和EPYC 9586F為基準，在最保守情景下（英特爾14A僅提升15%，台積電A14提升15%），14A仍領先約2%；而在最樂觀情景下（14A提升20%，A14提升10%），領先幅度可達11.3%。若以蘋果M6作為N2的參照，14A的隱含優勢區間則為6.5%至16.2%。
英特爾最新工藝對標台積電！
美股#英特爾#半導體製程#1.4納米
•

1.4nm技術對決！台積電遙遙領先

台積電先進製程藍圖明確，在埃米世代可望再度完勝三星。 三星原定2027年量產1.4nm的時間點，將延後至2029年，比台積電A14晚一年量產。 業界看好，台積電將持續享有領先者紅利。 台積電已提出埃米級製程計畫，以A16為首發代表，預計2026年下半年生產就緒。
1.4nm技術對決！台積電遙遙領先
科技#1.4nm#半導體製程#埃米世代
•

向0.2nm工藝邁進

隨著邏輯製程微縮排入埃米時代，基於原子級超薄二維（2D）半導體的垂直堆疊互補場效應電晶體（CFETs）為器件微縮突破A2節點提供了潛在路徑。本文建構了針對A2節點、接觸多晶矽間距（CPP）為36奈米、柵長（Lg）為10奈米的整合工藝流，並對若干關鍵工藝模組進行了初步驗證。儘管二維柵極全環繞（GAA）CFETs採用原子級超薄溝道，但在A2節點下，其接觸多晶矽間距微縮優勢並未優於矽基GAA CFETs，這是因為接觸形成的限制條件使得兩者的最小CPP均約為36奈米。 此外，本文結合關鍵評估與多尺度功耗-性能-面積（PPA）評估框架，該框架涵蓋量子輸運模擬、緊湊模型生成、面向A2節點的二維CFET柵極全環繞整合工藝流定義、寄生參數提取以及電路級基準測試。分析結果表明，二維GAA CFETs的預期性能優勢受非理想效應的嚴重制約，尤其是高接觸電阻和佔主導地位的佈局寄生電容。 儘管架構最佳化可提升電容-電阻比值，但絕對電容的相應增加會限制電路層面的性能提升。要實現實質性突破，需對接觸結構、輸運特性和寄生參數進行協同最佳化，同時研發適配二維材料的CFET新型架構。 介紹
向0.2nm工藝邁進
科技#半導體製程#2nm製程
•

BJT、CMOS、DMOS等半導體製程技術

隨著半導體製程製程不斷突破，業界流傳著一個被稱為「摩爾定律」的著名論點。它是英特爾創始人之一戈登·摩爾在1965年提出的，其核心內容為：集成電路上可以容納的晶體管數目在大約每經過18個月到24個月便會增加一倍。這項定律不僅是對產業發展趨勢的一種分析預測，同時也成了半導體製程發展的動力——一切都是為了做出更小尺寸且性能穩定的電晶體。從五十年代至今約70年的時間，總共發展了BJT、MOSFET、CMOS、DMOS以及混合型的BiCMOS和BCD等製程製程技術。 1. BJT 雙極性結型電晶體（bipolar junction transistor, BJT），俗稱三極管。電晶體中的電荷流動主要是由於載子在PN結處的擴散作用和漂移運動，由於同時涉及電子和電洞兩種載子的流動，因此它被稱為雙極性元件。 回溯它所誕生的歷史。由於存在著用固體放大器代替真空三極管這一想法，1945年夏，Shockley提出開展半導體基礎研究的建議，1945年下半年，貝爾實驗室成立了以Shockley為組長的固體物理學研究小組。在這小組裡，不僅有物理學家，也有電路工程師和化學家，包括作為理論物理學家的Bardeen和實驗物理學家B rattain。1947年12月，一件被後世認為是里程碑式的事件璀璨地發生了－Bardeen和Brattain成功發明了世界上第一個具有電流放大作用的鍺點接觸晶體管。
BJT、CMOS、DMOS等半導體製程技術
科技#BJT#CMOS#DMOS