🔷深度解析6F²向4F²演進、垂直溝道電晶體（VCT）與共享背柵技術
🔷聚焦VS-DRAM三維堆疊、晶圓混合鍵合及下一代記憶體單元架構
隨著傳統DRAM和NAND Flash的二維微縮逐漸接近物理與製造工藝極限，未來記憶體器技術的持續發展，將越來越依賴垂直電晶體、三維堆疊、晶圓鍵合及新型記憶體材料，而不再僅僅依靠縮小電晶體尺寸。
三星認為，AI應用對記憶體容量、頻寬、速度和能效提出了更高要求，但傳統記憶體器的性能提升正面臨結構性瓶頸。
對於DRAM而言，進一步縮小記憶體單元，會引發電晶體漏電、寄生電容、記憶體電容容量不足以及製造可靠性等問題；對於3D NAND而言，持續增加堆疊層數，又會使高深寬比刻蝕、字線連接、薄膜應力和晶圓翹曲變得更加困難。因此，未來記憶體技術的發展方向正在發生變化，從二維尺寸微縮，轉向三維結構創新；從單純提升記憶體密度，轉向同時最佳化容量、頻寬、功耗與製造可行性。
報告重點討論了4F²垂直溝道DRAM、垂直堆疊DRAM（VS-DRAM）、晶圓混合鍵合，以及3D NAND製造工藝升級等技術路線。
一、傳統DRAM微縮面臨四大技術瓶頸
傳統DRAM採用1T1C結構，即一個電晶體與一個電容組成基本記憶體單元。過去，行業主要通過光刻、刻蝕和器件結構最佳化，將記憶體單元面積從8F²逐步壓縮至6F²。
但隨著製程繼續縮小，三星指出，DRAM正面臨四類相互關聯的技術挑戰。
🔷第一，圖形化工藝難度持續上升。DRAM記憶體陣列中的字線、位線和接觸結構越來越密集。雖然EUV光刻、多重圖形化等技術能夠進一步縮小特徵尺寸，但工藝複雜度、成本及尺寸控制難度也同步增加。尤其是在位線（BL）與埋入式接觸（BC）之間的距離不斷縮小時，位線寄生電容顯著增加，影響訊號讀取與器件性能。
🔷第二，記憶體電晶體面臨漏電與干擾問題。DRAM電晶體經歷了從平面結構到凹槽結構、埋入式柵極結構等多次演進，目的都是在有限面積內改善電流驅動能力和漏電控制。但傳統埋入式字線結構容易受到相鄰單元電勢變化的影響，產生Row Hammer和Pass Gate Effect等問題。同時，複雜晶體表面帶來的介面陷阱，也可能進一步降低載流子遷移率。
🔷第三，記憶體電容難以繼續縮小。DRAM必須維持足夠的電容值，以確保電荷記憶體和資料讀取可靠性。為了在更小的面積中獲得更大的有效電極面積，電容結構逐漸向高深寬比柱狀結構發展，並引入高介電常數（High-k）材料。然而，電容越高、越細，越容易發生結構彎曲、變形和漏電，製造窗口不斷縮小。
🔷第四，外圍電路的頻寬和功耗壓力增加。AI計算正在推動系統瓶頸由單純的算力不足，進一步轉向記憶體容量和資料傳輸頻寬不足。
這意味著DRAM不僅要實現更高密度，還必須提升外圍電路的資料傳輸能力，並降低電阻、電容和功耗。
三星強調，未來DRAM技術不能只關注記憶體單元面積，還需要同時最佳化電晶體、電容、布線和外圍電路。
二、3D NAND繼續向更高層數發展，但刻蝕與晶圓翹曲成為關鍵限制
與DRAM不同，NAND Flash已經率先實現了從二維平面結構向三維垂直堆疊結構的轉變。
3D NAND通過增加記憶體層數提高單位面積容量，使記憶體密度增長不再完全依賴二維尺寸縮小。
不過，三星指出，隨著堆疊層數增加，3D NAND正在遭遇新的製造瓶頸。
高深寬比刻蝕（HARC）是最重要的挑戰之一。當記憶體堆疊高度不斷增加時，刻蝕工藝需要形成更深、更窄且保持垂直的溝道孔。
傳統刻蝕過程中，反應物和離子難以有效到達孔底，刻蝕速率下降，同時容易產生側壁形貌異常和聚合物沉積不均等問題。
為解決這一難題，報告重點介紹了低溫刻蝕（Cryogenic Etching）。通過採用較低分子量的反應氣體以及低溫工藝條件，可以改善反應物向深孔底部的輸運，並抑制不必要的橫向刻蝕。此外，三星還討論了多堆疊（Multi-stack）、COP（Cell over Periphery）及CSOB側壁溝道連接等結構創新，分別用於緩解超深刻蝕難度、縮小晶片面積及最佳化垂直溝道連接。
另一個關鍵挑戰是晶圓翹曲。
隨著薄膜堆疊厚度不斷增加，薄膜應力積累會導致晶圓出現鞍形翹曲（Saddle Warpage）和X-Y方向形變，影響光刻對準與後續製造良率。三星提出通過薄膜應力控制、退火、背面工程和非對稱應力補償等方法改善這一問題。
這表明，未來3D NAND競爭的核心不僅是堆疊層數，還包括刻蝕能力、結構設計、應力管理和製造良率。
三、4F²垂直溝道電晶體與VS-DRAM：下一代DRAM的核心架構
這是整份報告最值得關注的部分之一。
三星提出，傳統6F² DRAM的進一步微縮正在遭遇結構限制，因此需要重新設計記憶體單元電晶體的空間佈局。其中，兩條重要路線分別是垂直溝道電晶體（VCT）與垂直堆疊DRAM（VS-DRAM）。
🔷首先，VCT通過改變電晶體溝道方向，將原本主要沿水平方向佈置的器件結構轉變為垂直結構，使DRAM單元有機會從6F²進一步縮小到4F²。
與傳統埋入式柵極電晶體相比，垂直溝道結構可以在有限的平面面積內重新安排源極、漏極、柵極及電容的位置，為高密度DRAM提供新的設計空間。
報告還展示了三星研究的共享背柵垂直溝道電晶體（Shared Back Gate VCT）。該結構通過背柵調節改善電晶體閾值電壓控制，並降低傳統結構中的部分干擾問題。
引用的研究結果包括：
- 亞閾值擺幅（SS）：105 mV/dec。
- 開關電流比（Ion/Ioff）：大於10⁹。
- 相比BCAT結構，器件變異性降低約40%。
- Pass Gate Effect：小於50 mV。
這些結果說明，VCT不僅是單純的面積縮小方案，也可能在器件控制能力和可靠性方面帶來改進。不過，這些資料屬於報告引用的器件研究成果，不能直接理解為量產DRAM的完整性能指標。
🔷其次，VS-DRAM進一步將多個DRAM記憶體單元沿垂直方向堆疊，使記憶體密度增長從二維面積縮小轉向三維層數擴展。
報告中的路線圖展示了通過增加堆疊層數提升記憶體密度的構想。與傳統DRAM依賴線性微縮不同，VS-DRAM的核心邏輯是利用晶圓厚度方向獲得更多記憶體空間。
但這也意味著新的挑戰：垂直字線與水平位線的佈局、堆疊單元的連接、溝道材料、電容結構及多層製造工藝都需要重新設計。
因此，4F² VCT可以被視為下一代DRAM單元結構的重要候選，而VS-DRAM則代表進一步向真正三維記憶體陣列演進的長期方向。
四、晶圓鍵合與混合鍵合：推動記憶體陣列和外圍電路分離製造
三星認為，記憶體器邁向三維架構，除了需要改變記憶體單元本身，還需要改變晶片的整合方式。
報告重點介紹了晶圓鍵合（Wafer Bonding）技術，包括介質鍵合（Fusion Bonding）和銅—銅混合鍵合（Hybrid Bonding）。
介質鍵合主要依靠絕緣材料表面實現晶圓連接；混合鍵合則同時利用介質和銅互連，在實現機械連接的同時建立電氣通路。
這類技術的關鍵價值在於，記憶體陣列與外圍邏輯電路可以分別製造，再通過晶圓級鍵合實現高密度整合。
對於DRAM，這意味著記憶體單元陣列和外圍電路不必完全受限於同一平面上的面積競爭，有機會採用更適合各自性能要求的工藝和佈局。
對於3D NAND，三星進一步介紹了BVNAND（Bonded Vertical NAND）方向，借助晶圓鍵合實現記憶體陣列與外圍電路的分離製造和後續整合。
這種方式有望改善記憶體陣列面積利用率，並為外圍電路設計提供更多自由度。
與此同時，報告也表明，晶圓鍵合不是簡單的晶片堆疊。它要求在晶圓表面平坦度、鍵合介面、銅互連、對準精度及製造可靠性等方面具備相應的工藝能力。
從產業技術角度看，記憶體器的競爭正在從單一電晶體結構，擴展到器件架構、先進鍵合與三維繫統整合能力。
五、IGZO氧化物半導體、無電容DRAM與鐵電記憶體：更先進節點的候選技術
除了矽基垂直電晶體和三維堆疊，三星還討論了下一階段可能改變記憶體器結構的新材料與新器件。
其中最值得關注的是IGZO氧化物半導體、2T0C無電容記憶體結構以及鐵電記憶體器。
首先，IGZO（銦鎵鋅氧化物）被視為下一代DRAM溝道材料的重要候選。
傳統矽電晶體在進一步縮小時，需要同時解決漏電、浮體效應及相鄰柵極乾擾等問題。IGZO具有較低關態漏電流，並能夠通過沉積工藝形成溝道，因此具備在外圍電路上方單片整合垂直電晶體陣列的潛力。
報告引用的IGZO器件研究結果包括：
技術指標 | 報告展示的結果 |
|---|---|
閾值電壓 VT | -0.5 V |
關態漏電流 IOFF | 小於1 fA/cell |
亞閾值擺幅 SS | 130 mV/dec |
測試溫度 | 85°C |
這些研究資料說明，IGZO有望為高密度、低漏電記憶體陣列提供新的材料選擇。
其次，三星介紹了2T0C無電容記憶體結構。
傳統DRAM需要一個電晶體和一個電容，而2T0C使用讀電晶體和寫電晶體實現資料記憶體，不再依賴獨立記憶體電容。
由於傳統DRAM電容已經成為微縮和三維整合的重要限制因素，因此去電容化具有潛在吸引力。IGZO的低漏電特性與後道工藝相容性，為這種結構提供了研究基礎。
但報告也指出，2T0C在垂直堆疊時存在複雜的三維圖形和工藝整合難題，因此仍屬於候選技術，而非已經確定的替代方案。
最後，三星還分析了鐵電記憶體技術，包括1T1C FeRAM、1TnC FeRAM及1T FeFET（FeVRAM）。
這些技術嘗試利用鐵電材料的極化特性實現資料記憶體，有機會改善傳統電容記憶體結構面臨的部分限制。不過，不同鐵電架構在工作電壓、耐久性、記憶體密度和製造複雜度方面存在不同的權衡，尤其需要關注鐵電薄膜可靠性及三維結構整合。
報告還提出，未來VNAND可以從橫向間距微縮、垂直層間距最佳化和晶片架構創新三個方向繼續發展，而非僅僅不斷增加層數。
這意味著下一代記憶體器的技術競爭，可能進一步從矽基器件微縮，延伸到新材料、無電容結構和鐵電器件等多個方向。
六、三星報告揭示的五大技術趨勢
技術方向 | 核心技術 | 主要目標 |
|---|---|---|
DRAM單元微縮 | 6F² → 4F²、VCT | 提升儲存密度，改善電晶體控制 |
3D DRAM | VS-DRAM、多層堆疊 | 從二維微縮轉向三維容量擴展 |
3D NAND | 低溫刻蝕、多堆疊、應力控制 | 支援更高層數與製造良率 |
三維整合 | 晶圓鍵合、混合鍵合、BVNAND | 分離製造儲存陣列和外圍電路 |
新型儲存材料 | IGZO、2T0C、FeRAM、FeFET | 探索更先進節點的器件結構 |
小編總結
未來記憶體技術的突破，不再只是把DRAM電晶體做得更小、把NAND堆得更高，而是通過垂直溝道、三維堆疊、晶圓混合鍵合和新型記憶體材料，重新定義記憶體器的器件結構與製造方式。
對於半導體產業研究而言，這份報告尤其值得關注的方向是4F² DRAM、3D DRAM、IGZO、低溫刻蝕、混合鍵合與BVNAND，這些技術構成了三星所展示的下一階段記憶體器演進路線。 (芯聯匯)