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台積電2nm晶圓報價曝光，每片逼近25,000 美元
由於晶圓代工龍頭台積電在全球先進製程市佔率的製霸，讓需要先進製程的IC 設計公司，例如蘋果、英偉達、AMD、高通、聯發科等廠商，即便在先進製程晶圓報價驚人的情況下，基於市場需求也不得不使用，這也是得台積電先進製程晶圓的售價一代比一代高。根據市場消息表示，在2020 年5 納米先進製程每片晶圓報價達到將近17,000 美元之後，接下來在2023 年的3 納米製程晶圓每片報價高達20,000 美元，而預計2025 年的2 納米製程晶圓每片報價則是將超過24,500 美元。
事實上，隨著台積電製程技術的持續推進，其晶圓代⼯報價也是在持續加速上漲。以2020 年的晶圓代⼯價格來看，相較台積電於2004 年第四季量產的90 納米製程，每⽚晶圓報價為1,650 美元，⽽ 2020 年第一季量產的5 納米的晶圓報價則已經上漲到了每⽚晶圓16,988 美元，相較每⽚ 7 納米晶圓的報價9,346 美元，上漲了約81.8%，⽽ 7 納米晶圓的報價則⽐ 10 納米上漲了約57.5%。
當然，在這過程當中，隨著製程技術的越來越先進，台積電加⼯每⽚晶圓所消耗的成本也在持續上升。以2020 年為例，加⼯每⽚ 90 納米製程晶圓所消耗的成本為411 美元，⽽加⼯每⽚ 5 納米製程晶圓所消耗的成本已經上升到了4,235 美元，相較加⼯每⽚ 7 納米製程晶圓所消耗的成本2,330 美元，也增加了81.8%。由此看來，台積電晶圓代⼯報價的上漲幅度，其與加⼯成本的上漲幅度是相接近的。
其中，特別說明的是，這裡所說的僅僅只是加⼯成本，其他還有像半導體矽⽚等材料、半導體設備(折舊)、⼈⼒、⼯廠基礎設施建設(折舊)、⽔電等諸多⽅⾯的成本。以這些條件來推估，台積電的折舊是按照每年⼤約25% 來進⾏折舊，⼤約4 年完成折舊。
另外，根據一份來源自於成⽴了37 年的專業研究機構The Information Network 資料顯示，2023 年台積電3 納米晶圓報價為每⽚晶圓19,150 美元，相⽐ 5 納米的每片13,400 美元，成⾧了42.9%。這裡可以看到，相較之前的表格顯示，2020 年5 納米晶圓的每⽚晶圓報價為16,988 美元，⽽ The Information Network 的圖表中，2020 年5 納米晶圓的每⽚晶圓報價為13,495 美元，⼆者之間存在⼀定的差異。
對此差異，原因是台積電每⼀個的製程技術節點都會有多個不同的版本，且不同版本晶圓代⼯的費⽤也不盡相同。另外，即便是同⼀版本的製程技術節點，對於不同訂單量級的客⼾來說，也會存在不同的折讓，因此The Information Network 給出的2023 年的數據，應該是整個全年的平均價格預測數據，畢竟⾃ 2022 年下半年以來，全球半導體市場持續下滑，使得⾃ 2022 年第四季以來，已經有部分晶圓代⼯廠產能利⽤持續下滑，因此不得不開始降價應對。
另外，台積電之前曾在財報會議上表⽰，預計上半年以美元計營收將同⽐下降約10%，但是預計下半年業績將優於上半年。而對於2023 年全年營收，則預計將以中低個位數百分⽐的幅度下滑。此外，The Information Network 也預計，⾃ 2023 年開始⾄ 2025 年，台積電各個先進技術節點的晶圓代⼯報價將會逐年下降。⾄於，2025 年量產的最新2 納米節點製程，預計晶圓代⼯報價約為24,570 美元，相⽐屆時的3 納米晶圓代⼯報價的18,445 美元，上漲了33.2%。
台積電3nm細節全曝光，成本驚人
幾週前，我們參加了IEDM，台積電在會上展示了有關其N3B 和N3E、3nm 級工藝節點的許多細節。此外，台積電宣布將增加其在亞利桑那州菲尼克斯的資本支出，總計向Fab 21 第一階段和第二階段投資400 億美元。該工廠將分別生產N5 和N3 系列芯片。
本文章將涵蓋工藝節點過渡、台積電最先進技術的過高成本，以及它將如何顯著加速行業向先進封裝和小芯片的轉變。此外，我們將詳細介紹N5、N4、N3B 和N3E 的各種間距、特性和SRAM 單元尺寸。
台積電5nm 晶圓廠成本
2018年初，台積電宣布投資新晶圓廠。這個新站點將擁有其最先進的技術N5。隨著蘋果和華為承諾在2020 年生產N5 晶圓，這是進行大規模擴建的絕佳機會。台積電錶示，他們對Fab 18 第一至第三階段的投資將超過新台幣5000 億元，約合170 億美元。該站點計劃每月生產超過80,000 個晶圓。在2020 年第一季度的財報電話會議上，台積電確認N5 正在大批量生產，可能處於第一階段。
儘管台南科學園區的Fab 18 仍將是N5 生產的主要地點，但台積電還宣布將其業務擴展到美國亞利桑那州鳳凰城。2018年年中，台積電宣布該廠總投資120億美元，月產2萬片晶圓。這座工廠建成後，將成為台積電在台灣以外製造的最先進的技術節點。到2022 年，台積電的N5 產能將遠超每月12 萬片晶圓，這僅佔台積電N5 產能的15% 左右。
乍一看，台灣台南N5 的第1 至3 期設施規模擴大了4 倍，但成本僅高出40%，這證明了在沒有大量補貼的情況下在美國建造晶圓廠在經濟上沒有意義的論點. 實際上，這些數字沒有可比性。台積電為美國晶圓廠提供的數字包括2021 年至2029 年的所有總支出。這遠遠超過了最初的資本支出成本。台積電給台灣晶圓廠的數字只是最初的擴建，沒有其他成本。
應該注意的是，在初始擴建期間，晶圓廠總成本的約80% 來自設備。此外，超過60% 的運營成本來自材料、化學品、工具維護和能源投入。無論晶圓廠位於何處，這些成本大多相同（能源確實不同）。
台積電3nm 晶圓廠成本
位於台南科學園區的Fab 18 也是生產N3 系列節點的主要地點。第4 至第6 期專供3nm家族使用。位於新竹科學園區的Fab 12 第8 期和第9 期也將生產該節點。近日，台積電又宣布投資Fab 21 Phase 2。這擴大了其在亞利桑那州的現有工廠，以生產N3 晶圓。亞利桑那州的新計劃將使台積電的總支出增加到400 億美元，並將產能增加到每月50,000 片晶圓。其中20,000 個仍將是N5，30,000 個將是N3。完成後，N3 產能將佔台積電全球N3 產能的25%。
這將是台積電首次分享同一地點不同代工廠之間的完整成本比較。由於成本超支的傳言，台積電的N5 晶圓廠成本可能已從最初的120億美元增加到130億美元。最有可能的是，這些成本處於該範圍的中間。
每個晶圓開始的每月總支出從38% 增加到55%。這與我們聽到的N3 定價比N5 高出約40% 的其他謠言非常吻合。與DigiTimes 的謠言相反，晶圓價格不是20,000 美元。
N3 的故事很複雜。最初，考慮到不溫不火的性能、功率和密度改進，N3 的良率和價格都具有挑戰性，超出了大多數客戶願意支付的價格。它有大約25 個EUV 層，幾乎是N5 的兩倍。N3 出現了許多問題，最終導致台積電錯過了典型的2 年主要工藝節點發布週期。對公眾來說最值得注意的變化是，隨著摩爾定律的放緩，蘋果公司被迫徹底改變其產品的芯片計劃。
除了將N3 從2022 款iPhone 推出到2023 款Pro iPhone 之外，許多其他客戶也放棄了他們最初的N3 計劃。關於Zen 5、英特爾GPU 和一些Broadcom 定制ASIC 存在許多謠言。據傳，這些公司選擇堅持使用N5 級工藝節點或轉向寬鬆的N3E 工藝。最初的N3 被大多數人稱為N3B，但N3E 與N5 類工藝節點共享相同的SRAM 位單元大小，並減少了EUV 曝光的次數。
密度的提高充其量只是略高於晶圓成本的增加。通過FinFlex 2-1 實施，密度提高了56%，成本增加了40%。這導致每個晶體管的成本降低了11%，這是50 多年來主要工藝技術的最弱擴展。
其他實現要麼在每個晶體管的成本上持平，要麼甚至為負，但每個晶體管的速度都有更大的改進。請注意，上述一代又一代的改進是使用Arm Cortex A72 測量的。密度改進將根據正在實施的IP 而有所不同。
大多數芯片設計不會實現56% 的密度提升，而是低得多，約為30%。這意味著每個晶體管的成本增加，但公司正在調整設計以確保不會發生這種情況。這將在工藝技術部分進行解釋。
3nm 實施成本
當採用最先進的工藝技術實現芯片的成本變得更高時，轉向3nm 或留在N5 系列的決定變得更加棘手。
我們在上面詳細解釋了這個問題，但在最新的工藝技術中實施產品的固定成本變得如此之大，以至於對公司來說意味著巨大的風險。延遲變得越來越棘手，重新設計的成本越來越高，最糟糕的是，實現每晶體管成本改進所需的體積越來越大。
出於這個原因，許多公司將在未來很長一段時間內堅持使用N5 級工藝節點。許多其他公司只會將計算小芯片轉移到N3 類，同時保留所有其他IP，例如SRAM 和模擬的舊工藝技術。台積電N3 將導緻小芯片和先進封裝的爆炸式增長。
在我們進入N3 工藝細節之前，我們想詳細介紹一下N5 系列，因為它真實地證明了TSMC 的驚人之處。迭代的不是一個製程節點，而是最適合每種不同類型客戶需求的許多並發風格和修改。
5nm工藝族技術詳解
台積電N5 系列的一部分包括：N5、N5P、N5A、N4、N4P 和N4X。除了那些已宣布的變體之外，我們預計台積電將在未來幾年內發布RF 優化和洩漏優化版本。通過所有這些變體，台積電希望延長工藝技術的壽命，並將更多客戶推向N4 節點，部分原因是它們的生產成本較低，客戶的固定成本也較低。N4 是量產的最新節點，已在聯發科天璣9200、高通驍龍8 Gen 2 和Apple A16 中實現。
N5 是一個工程奇蹟，在其發佈時無疑是最先進的節點。台積電宣布其邏輯密度將提高1.84 倍，在相同功耗下性能提升15%，在相同性能下功耗降低30%。雖然無數芯片在性能和功率方面確實得到了改進，但似乎從未實現過規定的密度增益。
正如Angstronomics 最近報導的那樣，這是因為台積電撒謊了。邏輯密度的增益接近52%。雖然台積電可能在密度上撒了謊，但台積電N5仍然是量產中最好的節點。
N5 的鰭間距為28nm，僅略低於三星5LPE，接觸柵極間距為51nm，僅略低於Intel 4。通過連續擴散的新方法，他們設法減小了單元寬度。
N5 在M0 上的最小金屬間距為28nm，比N7 減少了30%。這將有助於減少可能由信號和電源路由引起的瓶頸。台積電的M2 金屬間距為35 納米，擁有一個6 軌標准單元，盡可能密集，使用帶有2 個PMOS 鰭片和2 個NMOS 鰭片的FinFET。N5 還擁有最小的6T 高密度SRAM 位單元，尺寸為0.021 μm²，低於Intel 4 的0.0240 μm² 和三星4LPE 的0.0262 μm² 位單元。TSMC 的6T 高電流SRAM 位單元也非常小，只有0.025 μm²，是迄今為止密度第三高的。
N5P是N5的流程優化。通過增強工藝的FEOL 和MOL，台積電的性能提高了7%，功耗降低了15%。雖然這看起來可能不多，但好處是這種流程優化與N5 是IP 兼容的。任何N5 設計都可以輕鬆移植到N5P 並看到這些收益。隨著半導體設計固定成本的飆升，其影響不可低估。
N4是N5的另一項工藝優化，但它有一個小的設計收縮。這也稱為“nodelet”。通過標准單元庫的優化、較小的光學收縮和設計規則的改變，N4 實現了更好的面積效率。N4 還減少了掩模數量和工藝複雜性。這使得台積電能夠以低於每片晶圓N5 的成本生產N4。
Nikkei Asia曾有傳言稱Apple A16 的製造成本是其製造商的2 倍，但這完全是錯誤的。與N5P 非常相似，通過改進FEOL 和MOL 改進了功率和性能特徵。
與TSMC 的其他nodelet N6 一樣，N4 提供了兩種從現有N5 設計遷移的方法。兩者都有其權衡取捨。
首先是RTO 或重新流片，涉及使用與N5 相同的設計規則。這更便宜，需要更少的工程，並且提供更少的N4 的好處。這就是聯發科能夠在風險生產後這麼快就在“N4”上發布天璣9000 的原因。
接下來是NTO 或新流片，這需要使用N4 提供的最新庫和更多優化來重新實現邏輯塊。這需要更多的工程，但提供了更多的好處，包括較小的面積縮小。
2021 年底，台積電宣布N4P ，這是N4 的工藝優化。通過進一步改進FEOL 和MOL，TSMC 的性能比N4 又提高了6%，功耗比N5 降低了22%。
現在進入專業技術；N5A基於台積電的N5工藝。這個節點在技術上並不是特別獨特。但是，它已通過汽車公司在使用工藝節點時尋求的所有標準的認證。它經過優化，可以在車輛中長時間（10 年或20 年）存活而不會降解。
N4X 是台積電首款HPC 優化製程技術。N4X 針對超過1.2V 的高壓設備進行了優化，性能比N4P 提高了4%。FEOL 對鰭片進行了改進，以允許更高的電流、電壓和更高的頻率。金屬堆棧經過精心設計，可通過降低電阻和寄生電容來改善這些高性能設備的功率傳輸和信號完整性。金屬堆棧還具有改進的金屬金屬電容器，可通過減少電壓降並將性能進一步提高2-3% 來提供更強大的電力傳輸。
為了達到如此高的頻率，可能放寬了一些設計規則，但這可能不是問題，因為高性能設備更受金屬堆疊的限制，無論如何都無法利用密度。在洩漏方面也有一些讓步，必須做出這些讓步才能實現更高的性能。大多數半導體公司不會使用此節點，因為他們更喜歡較低的功耗/洩漏，但N4X 是一些最高性能應用的有力競爭者。
現在，我們將討論N5 系列節點的關鍵間距，並專門詳細介紹TSMC 的N4 節點的間距。N5 的高密度(HD) 庫的鰭間距為28nm，具有8 條擴散線，單元高度為210nm。接觸柵極間距(CGP) 為51nm。N5 的高性能(HP) 庫具有相同的間距，但為280nm 的單元高度添加了2 條擴散線。高性能庫還將CGP 略微放寬至57nm，從而實現更高的性能。正如台積電所說，N4 通過光學縮小提供了6% 的面積減少。為實現這一目標，HD 和HP 庫的單元高度分別縮小到206 納米和274 納米。此外，CGP已經縮小到49nm和55nm。
N5 為其最低金屬層提供28nm 的間距，這是生產中最小的。這也是節點的最小金屬間距。它還提供35nm 的金屬2 間距，這是生產中最小的間距。
正如我們所提到的，N5 在每個6T HD 和HP 位單元類別中都具有生產中最密集的位單元。借助30% 的輔助電路開銷，HD SRAM 密度達到31.8 Mib/mm ²，HP SRAM 密度達到26.7 Mib/mm2。儘管N4 並未帶來SRAM 位單元尺寸的進一步縮小，但台積電仍處於領先地位。
現在，進入主要吸引力，邏輯密度。雖然這可能是最引人注目的數字，但它並不能單獨描述一個節點。必須考慮所有其他特性，從其SRAM 位單元到功率和性能。這些指標是使用Bohr 公式計算的，該公式將60% 的權重分配給小而稀疏的NAND2 單元，將40% 的權重分配給大但密集的Scan Flip-Flop 單元。台積電在這一指標上處於領先地位，但在其他因素上略遜一籌。
雖然其HD庫的密度是生產中最高的，但其HP庫的密度落後於Intel 4的HP。需要明確的是，根據英特爾的說法，Intel 4 已經“準備好製造”，但真正的大批量生產還需要幾個季度。然而，密度是使用TSMC 的N5 系列節點的最誘人的原因之一。
台積電的N5 系列是一組出色的節點，單靠這些指標並不能說明問題。它在功率、性能、面積、易用性、IP 生態系統和成本方面的組合是無與倫比的。
N3技術節點
N3 系列節點包括N3B、N3E、N3P、N3X 和N3S。其中許多是針對特定目的優化的小節點，但有所不同。N3B，即初代的N3，與N3E 無關。與其將其視為nodelet，不如將其視為一個完全不同的節點。
在IEDM 2022 上，台積電透露了N3B 的一些方面。N3B 具有45nm 的CGP，與N5 相比縮小了0.88 倍。台積電還實施了自對準接觸，從而可以更大程度地擴展CGP。台積電還展示了0.0199 μm2 的6 晶體管高密度SRAM 位單元。這僅縮小了5%，這對於SRAM 未來的擴展來說是個壞兆頭。
近年來，芯片設計人員嚴重依賴SRAM 來提高性能。SRAM 縮放的消亡帶走了提高性能的一個重要槓桿，並將增加架構在提高功率和性能特徵方面的重要性。
與N5相比，台積電最初表示，N3在同等功率下性能提升約12%，同等性能下功耗降低27%。這將具有1.2× SRAM 密度和1.1× 模擬密度。
IEDM 上公開的高密度位單元僅將SRAM 密度提高了約5%，與最初聲稱的20% 相去甚遠。
誰能解釋一下為什麼台積電又不誠實了…………
在IEDM 期間，台積電透露N3B 的CGP 為45nm，是迄今為止透露的最密集的。這領先於Intel 4的50nm CGP、三星4LPP的54nm CGP和TSMC N5的51nm CGP。
雖然邏輯密度的增加無疑是有希望的，但低SRAM 密度增益意味著SRAM-heavy 設計可能會經歷顯著的成本增加。N3B 的良率和金屬堆疊性能也很差。基於這些原因，N3B 不會成為台積電的主要節點。
由於N3B 未能達到TSMC 的性能、功率和產量目標，因此開發了N3E。其目的是修復N3B的缺點。第一個重大變化是金屬間距略有放鬆。台積電沒有在M0、M1 和M2 金屬層上使用多重圖案化EUV，而是退縮並切換到單一圖案化。
此外，上一代需要EUV 雙圖案化的三個關鍵層被單EUV 圖案化所取代，這降低了工藝複雜性、固有成本和周期時間。
這是在保持功率和性能數據相似的同時實現的。邏輯密度也略有下降。此外，使用標准單片芯片（50% 邏輯+ 30% SRAM + 20% 模擬），密度僅增加1.3 倍。
在IEDM 期間，台積電透露N3E 的位單元尺寸為0.021 μm2，與N5 完全相同。這對SRAM來說是毀滅性的打擊。由於良率，台積電放棄了SRAM 單元尺寸而不是N3B。
台積電表示，256Mb HC/HD SRAM 宏和類似產品的邏輯測試芯片始終表現出比我們上一代更健康的缺陷密度。
N3E 比N3B 做得好得多，明年年中將量產。對於那些保持跟踪的人來說，N5 推出已經3 年多了。這是AMD、Nvidia、Broadcom、Qualcomm、MediaTek、Marvell和許多其他公司最終將使用N3E 作為其領先優勢的節點。
與台積電為其N7 和N5 系列節點推出的先前nodelet 不同，N3E 與N3B IP 不兼容。這意味著必須重新實現IP 塊。因此，許多公司，例如GUC，選擇只在更持久的N3E 節點上實現他們的IP。
N3P 將是N3E 的後續節點。它與N5P 非常相似，通過優化提供較小的性能和功率增益，同時保持IP 兼容性。N3X 與N4X 類似，並針對非常高的性能進行了優化。到目前為止，功率、性能目標和時間表尚未公佈。
N3S 是最終公開的變體，據說是密度優化的節點。目前知道的不多，但有一些謠言。Angstronomics 認為這可能是一個單鰭庫，可以讓台積電進一步縮小單元高度。由於金屬堆疊的限制因素，這可能會受到限制，但設計會盡可能使用它。N3S 甚至可能實施背面供電網絡來緩解許多金屬堆疊問題，儘管這尚未得到證實。
作為台積電的最後一個FinFET 節點，N3E 及其後續節點有機會獲得與台積電最成功的節點之一N28 類似的地位。鑑於其動蕩的歷史，這將是一項艱鉅的任務，但台積電已經多次證明了自己的能力，尤其是在其生態系統方面。（半導體材料與工藝設備）