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海外巨頭DNP及Corning公佈TGV最新進展:良率與標準雙突破,國產廠商迎來追趕窗口期
近期,大日本印刷(DNP)、康寧​Corning先後對外披露玻璃通孔(TGV)基板最新研發成果,日本企業中試良率實現階段性躍升,美國材料巨頭髮布CPO玻璃基板行業參考規範,兩項動態引發全球先進封裝產業鏈高度關注。隨著AI算力晶片、共封裝光學(CPO)產品迭代加速,TGV玻璃基板被公認為下一代替代有機樹脂載板的核心方案,海外企業在良率、材料、標準化上持續深耕,也讓京東方、沃格光電、凱盛科技等中國頭部廠商迎來機遇與挑戰並存的產業競速時代。 DNP埼玉中試線良率突破85%,鎖定2028財年量產目標 大日本印刷DNP本周公開埼玉縣久喜工廠TGV玻璃芯基板中試線最新良率資料:針對0.3‑0.5 mm厚度無鹼硼矽玻璃基板,TGV通孔加工綜合良率已經穩定突破85%,厚300 μm基板單塊基板可實現超10萬顆50 μm直徑通孔,200 μm通孔間距可靠性測試一次性通過率大幅提升。這條中試線單批次最大加工基板尺寸可達510 mm×515 mm,樣品規格覆蓋50 mm×50 mm至120 mm×120 mm多檔尺寸,產品主要面向HBM高頻寬記憶體、AI算力晶片2.5D封裝市場送樣評估。 DNP對外表示,公司佈局玻璃中介層研發已有超過十年時間,現階段並不急於大規模擴產。量產時間表確定為2028財年,產能建設規模將完全根據輝達、AMD等海外頭部晶片廠商長期驗證結果動態調整,每一輪濕熱、溫度循環、高壓蒸煮可靠性測試周期普遍達到12‑24個月。DNP技術團隊稱,當前最大瓶頸並非打孔工藝,而是多層布線壓合之後基板翹曲控制,當布線層數超過16層,基板平面度偏差需要控制在15 μm以內,才能夠滿足高端封裝裝置貼片精度要求。
日企開發出1/10電量製造1.4奈米半導體的技術
大日本印刷開發的面向1.4奈米半導體的電路原版“範本”佳能的“奈米壓印(Nanoimprint )”製造裝置採用類似蓋印章的方式在晶圓上製作電路。大日本印刷開發出了相當於精細印章的電路原版“範本(template)” ,最高可用於1.4奈米製程……大日本印刷(DNP)開發出了能以十分之一的耗電量生產先進半導體的技術。將面向佳能生產的新方式製造裝置,於2027年量產可支援新一代1.4奈米(1奈米為十億分之一米)產品的核心構件。人工智慧(AI)半導體的製造成本有大幅降低的可能性。目前,要量產最先進的半導體,需要使用全球只有荷蘭阿斯麥控股(ASML Holdings)生產的極紫外(EUV)光刻機。在晶圓(基板)上繪製電路的“光刻工序”佔半導體總製造成本的3至5成。電路越精細,光刻次數就越多,耗電量也隨之增加。一台EUV光刻機的價格為300億日元左右,給半導體廠商帶來沉重的投資負擔。而佳能的“奈米壓印(Nanoimprint )”製造裝置採用類似蓋印章的方式在晶圓上製作電路。大日本印刷開發出了相當於精細印章的電路原版“範本(template)” ,最高可用於1.4奈米製程。此前該技術無法支援2奈米等先進半導體的製造。製作範本時,需要使用光刻技術。此次重新篩選了材料並調整設定條件,還採用了可使半導體電路密度翻倍的“雙重圖形化(Double Patterning)”技術。佳能從2023年開始銷售奈米壓印裝置。與需要使用強光源來轉印電路圖案的EUV光刻機相比,耗電量更低。預計單台裝置的價格為幾十億日元,引進費用遠低於EUV光刻機。不過,由於是直接接觸範本來繪製電路,如果混入雜質,就容易出現缺陷。同時還面臨需要提高處理速度等課題,目前僅儲存器大型企業鎧俠控股等引入這種裝置用於驗證用途,尚未在量產線中採用。1.4奈米半導體將用於AI資料中心及自動駕駛領域,發揮大腦的作用。台積電(TSMC)打算2028年開始量產1.4奈米半導體,韓國三星電子計畫2027年量產,兩家企業都對奈米壓印裝置表示感興趣。各企業的現有半導體工廠均以引進光刻機為前提設計,採用奈米壓印裝置的門檻較高。要在新建工廠等情況下引進這種裝置,必須證明其具有較高的經濟性與實用性。過去,佳能和尼康兩家日本企業在光刻機市場佔據了超過一半的全球份額。但阿斯麥在製程精細化競爭中取得了勝利,目前佔據了全球9成市場。如果未來奈米壓印裝置市場擴大,日本企業有望東山再起。大日本印刷等材料廠商也有望入局。富士膠片控股已表示將通過在繪製電路時塗在晶圓上的材料來涉足這一市場。佳能已於2024年向美國德克薩斯州及英特爾等半導體企業參與的官民合作組織“Texas Institute for Electronics(德克薩斯州電子研究所)”首次提供奈米壓印裝置。能否與EUV光刻機形成共享市場的格局,將成為備受關注的焦點。 (日經中文網)