最近，台積電、英特爾和三星這些領先晶圓代工廠正在2奈米上開始激烈競爭。來自日本Rapidus也躍躍欲試。從市場上的報導看來，幾家巨頭的技術各有千秋。雖然台積電實力雄厚，但追趕者（尤其是英特爾不甘人後）。

然而，在2nm還沒有大規模量產之際，市場上已經有了很多1奈米技術的新分享。我們綜合一下，以饗讀者。

眾所周知，要發展先進工藝，光刻機是不可或缺的。在本周，ASML 和 Imec 本周宣佈建立了一項為期五年的合作夥伴關係，旨在使 Imec 的研究人員和開發人員能夠使用 ASML 的最新工具。

報導指出，此舉專注於 2nm 以下工藝技術，這些技術將需要 ASML 最新的光刻技術（包括高數值孔徑）、計量和檢測工具。Imec 將確保來自學術界和各公司的工程師擁有用於研究的最新裝置，而 ASML 將確保其工具被整合到尖端工藝技術中。

根據該合作夥伴關係，Imec 將獲得 ASML 全面的先進晶圓製造裝置 (WFE)，包括頂級 Twinscan NXT (DUV)、Twinscan NXE（具有 0.33 數值孔徑光學器件的Low NA EUV 工具）和 Twinscan EXE（具有 0.55 數值孔徑光學器件的高HighNA EUV 工具）光刻系統。此外，Imec 將在其設施中整合 ASML 的 YieldStar 光學計量解決方案和 HMI 的單光束和多光束檢測工具。

這些工具將安裝在比利時 Imec 的試驗線上，並納入歐盟和Flemish資助的 NanoIC 試驗線。

ASML 的最新一代裝置將用於開發下一代半導體生產技術，特別是 2nm 以下的製造技術。人們認為，為了在 2nm 以下的製造節點上實現高效製造，光刻工具必須支援單次曝光 8nm 的解析度，而這只有 High-NA EUV 工具才能實現。然而，每台 High-NA EUV 系統的成本高達 3.5 億美元，這使得新玩家或研究人員無法獲得。

ASML 和 Imec 的研究人員之前主要在位於荷蘭費爾德霍芬的 ASML 專用研究設施中使用高 NA（0.55 NA EUV）工具。ASML 在其自己的場地安裝了這些第一代High NA EUV 機器，用於初步測試、評估以及與 Imec 和其他合作夥伴的合作研究。

現在，根據新協議，Imec 將在其位於比利時魯汶的研究線內直接現場使用高 NA 裝置，特別是在其最先進的試驗設施以及歐盟和Flemis資助的 NanoIC 試驗線中。這標誌著 Imec 研究人員首次可以在自己的設施內直接使用高 NA EUV 技術，這將加快他們的工作速度。

向 Imec 提供High NA EUV 技術使用權是下一代 7A 項目 (IPCEI22201) 的一部分，並由荷蘭政府作為歐洲共同利益重要項目 (IPCEI) 提供資助。

與此同時，早前消息披露，台積電已經在台灣元件團隊，加快1奈米研發。公司也計畫在台灣建設1奈米的超級晶圓廠。

據台灣《聯合報》在2月的報導，全球最大晶片代工廠台積電計畫在台灣南部建設一座1奈米工藝工廠，旨在搶在三星電子、英特爾等競爭對手之前推出備受期待的1奈米工藝，以鞏固其市場領導地位。

奈米（nm）是指半導體晶片上的電路線寬度。線寬越小，功耗越低，處理速度越快，是生產高性能晶片的關鍵因素。儘管台積電此前已宣佈其 1 奈米工藝計畫，但這是其首次透露有關其生產線位置和規模的具體細節。

報導，台積電最先進的 1 奈米晶圓廠計畫在台南沙侖建設。該廠將建成一座大型 Giga-Fab，容納六條生產線。據報導，該公司已向台灣南部科學園區管理局 (STSPA) 提交了沙侖 1.4 奈米和 1 奈米生產設施的土地使用申請。前三座晶圓廠（P1 至 P3）將生產 1.4 奈米晶片，後三座晶圓廠（P4 至 P6）將專注於 1 奈米晶片。該計畫可能會在以後修改，以包括 1 奈米和 0.7 奈米工藝。

台積電開始在台灣生產 2 奈米晶片，並在美國亞利桑那州工廠生產 4 奈米晶片。

隨著人工智慧晶片需求的激增，代工廠之間的競爭也愈演愈烈。直到去年，3 奈米工藝仍主導著先進半導體市場，但台積電和三星電子都計畫今年量產 2 奈米晶片。

台積電打算提前推出 1 奈米工藝，以保持其在半導體市場的領先地位。該公司最初計畫在 2027 年推出 1.4 奈米工藝，但去年，它將時間表提前了一年，並宣佈計畫在 2026 年開始使用 1.6 奈米工藝生產半導體。三星電子和英特爾預計將在 2027 年推出 1.4 奈米工藝。

去年12月，日本印刷株式會社（DNP）宣佈，成功實現了支援半導體製造尖端工藝極紫外 (EUV) 光刻的第一代 2 奈米（nm：10 -9米）以上邏輯半導體光掩模所需的精細圖案解析度。

DNP 還完成了與高數值孔徑2相容的光掩模標準評估，該應用正在考慮用於 2nm 以後的下一代半導體，並已開始向半導體開發聯盟、製造裝置製造商和材料製造商供應評估光掩模。高數值孔徑 EUV 光刻技術可以在矽晶片上形成比以前更高解析度的精細圖案，並有望實現高性能、低功耗的半導體。

近年來，使用EUV光源的EUV光刻技術在尖端邏輯半導體的量產方面取得了進展，在儲存器半導體領域的應用也不斷擴大，EUV光刻技術已成為尖端半導體供應中不可或缺的技術。

DNP於2023年3月完成了3nm代EUV光刻技術的光掩模製造工藝的開發，並於2024年作為分包商參與了國家研究開發機構——新能源和工業技術發展組織（NEDO）的後5G資訊和通訊系統基礎設施強化研發項目。

目前，DNP已實現2nm以後邏輯半導體用EUV光刻掩範本所需的精細圖案解析度，並完成了支援High-NA的EUV光掩範本的開發，該光掩範本被考慮用於2nm以後的下一代半導體，並已完成EUV光掩範本的標準評估，並開始提供樣品掩範本。

DNP表示，要實現2nm以後EUV光刻的光掩範本，需要的圖案比3nm要小20%。這不僅指圖案的大小和形狀，還包括在同一掩範本表面解析各種精細圖案的技術。這不僅包括標準的直線和矩形圖案，還包括越來越複雜的曲面圖案。DNP在成熟的3nm製程工藝基礎上，通過反覆改進，已經達到了2nm以後所需的圖案解析度。

DNP進一步指出，High NA-EUV光刻的光掩模要求比標準EUV光刻的光掩模更高的精度和更精細的加工。DNP建立並最佳化了與傳統EUV光刻光掩模不同的製造工藝流程。

DNP表示，公司將繼續建立生產技術，例如提高製造產量，目標是在 2027 財年開始大規模生產第 2nm 代邏輯半導體的光掩模。

我們還將繼續與總部位於比利時魯汶的國際尖端研究機構imec合作，推動光掩模製造技術的發展，著眼於1nm代。

回看積體電路產業的發展，在2022年，Imec就公佈了1nm的電晶體路線圖。

據介紹，路線圖包括突破性的電晶體設計，從持續到 3 奈米的標準 FinFET 電晶體發展到 2 奈米和 A7（七埃）的新型全柵極 (GAA) 奈米片和叉片設計，隨後是 A5 和 A2 的 CFET 和原子通道等突破性設計。提醒一下，10 埃等於 1 奈米，因此 Imec 的路線圖涵蓋低於“1 奈米”的工藝節點。

下圖展示了新型電晶體的路線圖，這種電晶體將進一步實現密度擴展，並有望實現一些性能改進。全柵 (GAA)/奈米片電晶體將在 2nm 節點首次亮相，取代為當今尖端晶片供電的 FinFET。我們已經看到幾家晶片製造商發佈了採用這種電晶體技術的不同變體的公告，例如英特爾的四片 RibbonFET。

Imec 預計 GAA/nanosheet 和 forksheet 電晶體（最基本的層次是 GAA 的更密集版本）將持續到 A7 節點。互補 FET (CFET) 電晶體將在 2032 年左右問世時進一步縮小佔用空間，從而允許更密集的標準單元庫。最終，我們將看到具有原子通道的 CFET 版本，這將進一步提高性能和可擴展性。

隨著節點的進步、成本的飆升以及對更多計算能力的需求（特別是機器學習的需求）呈非線性增長，該行業面臨著越來越多的挑戰。但Imec完全相信摩爾定律在提出 50多年後仍然有效，儘管我們認為這並不適用於該定律的經濟部分，該部分也定義了隨著時間的推移每個電晶體的成本降低。

事實上，如下圖所示，由於更複雜的設計規則和更長的設計周期時間，晶片設計成本正在飆升，導致每個電晶體的成本增加。此外，單執行緒性能增益從 90 年代末和 21 世紀初每年 50% 的驚人增幅放緩到每年約 5%。但是，如果我們不考慮密度或經濟因素，摩爾定律通常仍按每兩年翻一番的規律運行。

Imec指出，雖然對更多計算能力的需求過去每兩年翻一番，基本上與摩爾定律帶來的性能提升一致，但機器學習/人工智慧所需的原始計算能力大約每六個月翻一番。這是一個令人惱火的問題，因為即使電晶體數量繼續翻番也無法跟上步伐。為此Imec 認為，尺寸縮放（包括更好的密度和封裝技術）、新材料和裝置架構以及系統技術協同最佳化（SCTO）的三管齊下的解決方案可以讓行業保持正軌。

Imec認為，第一步是啟用下一代工具。當今的第四代 EUV 光刻機的孔徑為 0.33，因此晶片製造商必須使用多重圖案化技術（每層曝光一次以上）來建立 2nm 及以下的最小特徵。由於單層晶圓必須“列印”兩次，因此出現缺陷的可能性更高。這將導致產量降低和周期（生產）時間延長，從而導致成本增加。

下一High高 NA 型號（第五代）的孔徑將為 0.55。這種更高的精度將允許在一次曝光中建立更小的結構，從而降低設計複雜性並提高產量、周期時間（每小時 200 片以上晶圓）和成本。Imec 和 ASML 預計這些工具將在 2026 年投入量產。

正如您在最後兩張圖片中看到的，標準 DUV 將我們帶到了 100 MTr/mm2（每平方毫米兆電晶體數量，密度測量），而今天的 0.33NA 將推動行業達到 ~500 MTr/mm2。即將到來的高 NA 機器將需要達到 2nm 才能將其提高到 ~1000 MTr/mm2，並且可能通過多重圖案化超越。

在imec看來，進一步提高電晶體密度和性能特徵還需要增強後端線 (BEOL) 工藝。BEOL 步驟專注於將電晶體連接在一起，從而實現通訊（訊號）和電力傳輸。Imec將這些二次密度改進技術稱為“縮放助推器”，因為它們有助於提高電晶體密度和性能，即使它們與電晶體的尺寸/位置沒有直接關係。

背面供電是一項關鍵進步，可將電源帶到晶片背面。將電源電路和資料承載互連分開可改善電壓下降特性，從而實現更快的電晶體切換，同時在晶片頂部實現更密集的訊號路由。訊號傳輸也受益，因為簡化的路由可以實現更快的線路，同時降低電阻和電容。Imec 堅信背面供電將擴展到所有尖端晶片。

當然，熱量可能會成為背面供電的一個問題，因為電晶體將在通常散熱的矽片側面放置金屬層。不過，imec表示，所使用的金屬（目前是銅）足夠擅長散熱，可以減少影響。然而，需要進行一些設計考慮以適應這種技術。

路線圖上的進一步改進包括用於互連的直接金屬蝕刻技術，以及帶有氣隙的自對準通孔。互連，即實現電力傳輸和通訊的微型導線，已成為規模化的最大障礙之一。隨著時間的推移，這個問題變得越來越明顯——這些導線的寬度只需要幾個原子厚。Imec 還在研究將取代銅的新金屬，石墨烯就是候選材料之一。

Imec 還在研究系統技術協同最佳化 (SCTO) 技術，例如 3D 互連和 2.5D 小晶片實現。3D 晶片設計電子設計自動化 (EDA) 軟體的缺乏是阻礙該技術在行業廣泛採用的主要因素。Imec 正在與 Cadence 合作，開發可簡化 3D 設計流程的先進軟體。

展望 2030 年以後，我們看到，imec 預計新材料將取代矽，二維原子通道也將出現。Imec 還認為，隨著行業不可避免地轉向量子計算，基於磁性的柵極可能會成為一種替代方案。 (半導體行業觀察)

日本領先的半導體材料製造商正在採取戰略舉措，開發1納米晶片生產的關鍵零件，將自己定位於下一代半導體技術的前沿。

大日本印刷公司(DNP) 在開發1 納米級半導體光掩模方面取得了重要里程碑，並已開始向裝置製造商分發樣品，目標是在2030 年後實現量產。該公司的突破來自於與比利時微電子研究機構Imec的策略合作，專注於高數值孔徑極紫外線(EUV) 曝光裝置的光掩模開發。

透過實施先進的電子束微影技術和材料最佳化，DNP成功建立了最佳製造工藝。

該公司的路線圖包括在2027 財年啟動2 納米光掩模的量產，與國內晶片製造商Rapidus的2 納米晶片生產時間表保持一致。 DNP 預測，到2027 年，全球外部光罩市場將擴大40%，達到26.7 億美元。

另一家日本主要材料製造商凸版印刷（Toppan）已於2023 年開始向IBM 供應2 納米光掩模，並計畫在2026 財年開始量產。該公司已與Imec 和IBM 建立了戰略合作夥伴關係，共同探索光掩模技術的高級應用。

富士膠片透過推進1 納米晶片生產所必需的光刻膠材料，為生態系統做出了貢獻，並已承諾投資130 億日元建設新的研發中心。為支援這些私營部門的舉措，日本教育部已撥款40 億日元用於2025 年的下一代半導體研發。

大日本印刷(DNP) 於2024 年12 月12 日宣佈，已成功解決了2nm 及以後代工藝中邏輯半導體光掩模所需的精細圖案，並與EUV（極紫外線）光刻相容。

此外，DNP還完成了與高數值孔徑（NA）相容的光掩模的基本評估，這些光掩模正在考慮應用於從2nm世代開始的下一代半導體，並將其提供給半導體開發聯盟、製造裝置製造商、材料製造商。該公司還宣佈已開始提供光掩模進行評估。

近年來，針對尖端邏輯半導體，使用EUV光源的EUV光刻的量產不斷取得進展。 DNP於2023年完成了3nm一代EUV光刻的光掩模製造工藝的開發，並於2024年3月宣佈開始全面開發2nm一代邏輯半導體的光掩模製造工藝。作為Rapidus參與的新能源產業技術綜合開發機構（NEDO）的分包商，我們將生產用於尖端邏輯半導體開發的光掩模。與流程和保證相關的技術。

此次，DNP成功將2nm及以後代邏輯半導體光掩模所需的精細圖案解析為EUV光刻用光掩模，旨在實現先進半導體製造。為了實現2nm及以後代EUV光刻的光掩模，需要比3nm代小20%以上的圖案，並且形狀不限於典型的線性或矩形圖案，也正在變得越來越小。這需要能夠在同一掩模上解析所有精細圖案（包括彎曲圖案）的技術。針對這些挑戰，DNP在既定的3nm代製造工藝的基礎上進行反覆改進，已經達到了2nm代及以後代所需的圖案解析度。

此外，我們還完成了與High NA相容的EUV光掩模的基本評估，這些光掩模正在考慮用於從2nm世代開始的下一代半導體，並已開始提供樣品掩模。用於高NA-EUV光刻的光掩模比常規EUV光刻需要更高的精度和更精細的加工，但DNP建立了與常規EUV光刻的光掩模不同的製造工藝流程，並在此基礎上進行了最佳化。

DNP 將繼續建立可提高製造良率的生產技術，並計畫於2027 財年開始為2nm 代邏輯半導體提供量產光掩模。此外，我們將與imec合作，繼續開發光掩模製造技術，並著眼於1nm世代。 “我們將與國際半導體行業的各個合作夥伴合作促進發展，為日本半導體行業的發展做出貢獻。” （半導體材料與工藝裝置）

近日，台積電已向蘋果展示了2奈米晶片原型，該晶片預計將於2025年推出。其1.4奈米的晶片也將接踵而至，預計於2027年問世。

《金融時報》稱，蘋果與台積電密切合作，共同致力於開發應用2奈米晶片技術。這項技術將在電晶體密度、性能和效率方面超越目前的3奈米晶片。隨著台積電下一代晶片技術的順利發展，他們已經向蘋果和其他幾家重要客戶展示了台積電的「N2」 2奈米原型晶片的測試結果。

2023年，採用3nm製程的半導體裝置將作為先進半導體製程進行量產，同時2nm製程的研發將加速實現。此外，最近有人建議準備 1nm 工藝，TrendForce 報告稱，處理尖端工藝的邏輯代工廠之間的競爭正在加劇。

2nm，2025年量產：台積電、三星、Rapidus

2nm製程計畫於2025年開始量產，台積電、三星電子、Rapidus等先進製程代工廠正加緊努力實現這一目標。台積電的目標是到2025年實現採用GAA的2nm工藝，與3nm工藝（N3E）相比，速度提高15%，功耗降低30%，並降低晶片密度。 15%或以上。還有傳言稱該公司已經向包括蘋果在內的主要客戶提供了2nm製程的樣品。

三星也計劃在2025年底開始使用2nm製程生產，並宣布已經開始與主要客戶進行討論。

Rapidus的目標是在日本量產2nm工藝，預計2025年試產後，到2027年實現量產。合作夥伴ASML計畫於2024年在北海道建立技術支援中心，將為Rapidus原型線上EUV曝光設備的啟動、工廠啟動、維護和檢查等提供支援。

不過，韓國日報《中央日報》日本版12月3日報道稱，該公司常務董事Takao Enomoto於11月在韓國釜山舉行的半導體相關活動上向韓國媒體表示，「2028年將建立一條試驗線生產尖端晶片的原型機將於2020 年開始全面投入運營，」報道稱，並補充說該計劃可能會被推遲。

現在2nm製程的實現已經在望，半導體產業的注意力已經轉移到1nm製程的實現時間表上。展望為 2027 年至 2030 年。近日，有媒體報告稱，Rapidus、東京大學和法國Leti已同意合作開發1nm製程IC設計的基礎技術。報告稱，兩家公司計劃於2024年開始人員交流和技術共享，旨在建立1nm製程半導體裝置的供應體系，旨在提高自動駕駛和人工智慧的性能。日本也考慮與 IBM 合作開發 1nm 製程。

台積電和三星也有動作實現1nm工藝，但台積電原本計劃在台灣建設1.4nm工藝兼容工廠，但10月放棄了原計劃的拿地，存在推遲的可能。三星計劃在2027年底推出1.4奈米工藝，目的是透過增加每個電晶體的奈米片數量、增強對電流的控制以及降低漏電功率來提高性能和功耗，就是這個意思。

TrendForce的報告中並未提及目前市佔率不大的英特爾，但該公司目前的目標是在技術上追趕並超越競爭對手代工廠，以實現「4年內5代節點」的目標。逐步小型化的方法是正確的道路，但能否按照這個時間表實現尚不得而知。台積電台灣供應鏈的資訊也流傳，台積電已將部分採用3nm製程的下一代CPU外包給台積電。

11月比利時imec在東京舉辦的活動上，發布了最新版本的邏輯流程路線圖，但所有技術節點實際上都比之前發布的路線圖推遲了一年。

3nm製程的開始生產日期原定為2022年，但現已推遲到2023年，最新的路線圖也考慮到了這一轉變，將預測推遲了一年。

製程的小型化正在接近其物理極限，而要在這種情況下實現超精細結構，預計需要相當長的時間才能解決問題，因此除非出現重大的顛覆性創新，否則未來小型化可能不會按照該路線圖進行。不過，在imec的新路線圖中，增加了sub-2A（小於2埃），無論其可行性如何，該路線圖都顯示了imec對於延長「摩爾定律」壽命的熱情。(半導體芯聞)

#1nm 你可以在這裡找到鉅亨號中所有使用「1nm」為關鍵字所發布的內容