比利時奈米技術研究機構 Imec 近期在其年度技術論壇（ITF）上發佈了最新產業路線圖。

全球幾乎所有晶片採用的互補金屬氧化物半導體（CMOS）電晶體，其下一代技術形態為互補場效應電晶體（CFET）。Imec 預測，CFET 將於2033 年左右正式開啟商用落地。

新版路線圖顯示，2033 年 A7 工藝節點將迎來電晶體結構的重大變革。

A7：行業所稱的 7 埃工藝節點。該命名僅為工藝代號，並不代表電晶體內部實際存在 7 埃的物理結構。

CPP：接觸多晶矽間距，指相鄰兩顆電晶體之間的距離，單位為奈米。

Cell：單元高度，即邏輯單元的最小物理尺寸，單位為奈米。

4.5T：最小邏輯單元內可排布的平行互連布線軌道數量。

0.55NA EUV：高數值孔徑（0.55）極紫外光刻。相比當前 0.33NA 光刻裝置，可光刻出更精細的晶片微結構。

MP：最小間距，指 EUV 光刻工藝可實現的相鄰線路最小間距。

放眼更長遠未來，Imec 預計電晶體技術將迎來又一次轉型。此次變革的核心驅動力不再是在單顆晶片上整合更多元器件，而是降低功耗。到 2041 年，晶片製造商或將採用二維半導體材料替代電晶體核心的矽基溝道區。二硫化鉬等二維半導體材料僅為單原子層厚度，卻具備半導體導電特性。

半導體行業迭代速度極快，15 年已是漫長周期。Imec 首席技術官保羅・赫曼斯表示，機構之所以將預測周期延伸至如此遠期，與其在半導體產業中的研發定位密不可分。

“我們的研發項目核心是技術風險預判，” 他解釋道，“我們會評估不同技術方案的成本與收益，為晶片廠商縮減技術選型範圍。這類新技術從研發到量產落地，需要我們提前佈局。完成風險評估後，後續仍需大量工程研發工作才能實現量產。”

Imec 當前研發重心聚焦於 2033 年即將落地的 CFET 技術。

CFET 技術的核心思路是在單顆傳統電晶體的空間內整合兩顆電晶體。數十年以來，電腦底層運算依賴 CMOS 邏輯架構，由 P 溝道金屬氧化物半導體（PMOS）和 N 溝道金屬氧化物半導體（NMOS）兩類電晶體配對工作：同一輸入訊號可令其中一顆導通、另一顆關斷，實現高效運算。目前這兩類電晶體均為並排佈局，而 CFET 採用垂直堆疊結構，業內認為該方案可將部分電路面積縮減一半。

CFET 主流製備思路為同步整合兩顆電晶體，而非先後製備或分別在不同晶圓製作後再鍵合。具體工藝為先在矽晶圓上交替沉積多層矽與矽鍺材料；通過刻蝕工藝在疊層上開鑿溝槽及微結構後，選用可腐蝕矽鍺、但不腐蝕矽的刻蝕劑，形成數層奈米級厚度的懸空矽奈米片堆疊結構。上層奈米片可製備為 PMOS 電晶體，下層則為 NMOS 電晶體，亦可反向排布。

全球三大晶片巨頭英特爾、三星、台積電目前均在攻關 CFET 晶片量產工藝，且均已研製出 CFET 原型晶片。台積電工程師於去年 12 月的IEEE 國際電子器件會議上公佈，已基於 CFET 器件研發出超緊湊型儲存單元與環形振盪器關鍵測試電路。三星則計畫在今年 6 月的IEEE 超大規模積體電路研討會上，公佈一款目前尺寸最小、奈米片堆疊層數達 6 層的 CFET 器件。

不過，CFET 的最優製備工藝尚未形成行業統一標準。赫曼斯表示：“目前 CFET 仍存在多種技術方案待驗證。” 例如，Imec 正研發新型工藝，強化上下堆疊電晶體之間的電氣隔離，保障二者獨立工作，但該工藝流程十分複雜：上層電晶體所需的矽與矽鍺材料需單獨製備晶圓，再將兩片晶圓鍵合，僅保留上層晶圓的功能材料附著於底層晶圓，同時在兩層材料之間增設絕緣層，實現電氣隔離。

該複雜工藝還可解決 PMOS 與 NMOS 載流子傳輸速度不匹配的行業痛點。現有矽晶圓的晶面切割方式更適配 NMOS 導電特性，而若 PMOS 採用獨立晶圓製備，可定製晶面切割角度最佳化其導電性能。英特爾目前正測試該方案，並將於 6 月的 IEEE 超大規模積體電路研討會上公佈測試成果。

Imec 認為，CFET 的產業化演進路徑將復刻過往 FinFET（鰭式場效應電晶體）、奈米片電晶體的發展規律：先實現初步商用，再持續提升器件整合密度與性能，最終迭代最佳化功耗與能效。

在此之後，行業預計在2041 年用新型材料（多種二維半導體材料）替代 CFET 中的矽基材料。與 CFET 提升整合度的核心目標不同，二維半導體的核心價值在於大幅最佳化晶片功耗。

赫曼斯指出：“半導體路線圖持續迭代的核心目標，始終是提升單位功耗下的運算性能。” 先進製程晶片中，工作電壓的小幅降低，就能帶來功耗的大幅下降。二維半導體正是實現這一目標的關鍵。

二維半導體材料厚度不足 1 奈米，而下一代矽基奈米片厚度約為 3 奈米。電晶體柵極環繞包裹溝道區，面對超薄二維半導體結構，僅需更低電壓即可管控電流導通與關斷。赫曼斯還提到，若選用載流子遷移速率更高的二維半導體材料，二維 CFET 的能效還能進一步提升。

互連布線、封裝技術與 CMOS 2.0 架構

若 CFET 按預期在 2033 年商用落地，屆時整個半導體產業已全面邁入三維整合時代。英特爾已率先將供電互連布線佈局至矽電晶體層下方；受 CFET 複雜布線結構影響，部分資料訊號互連線路也將遷移至底層。

與此同時，到 2033 年，晶片廠商將擁有十餘年晶片三維堆疊技術積累，可通過堆疊不同裸片提升處理器整體矽基算力。以超威（AMD）MI300 GPU 為例：採用先進製程製備的計算裸片，堆疊在另一顆成熟製程裸片之上，由下層裸片承擔視訊記憶體與通訊控制功能。

AMD 這款晶片的垂直互連間距已縮小至 9 微米，且該尺寸仍在快速迭代。赫曼斯表示：“我們在研的最先進晶圓鍵合技術，互連間距已達 200 奈米。這意味著 1 平方毫米面積內，可實現 2500 萬個互連節點。”

超高互連密度將推動晶片設計邁入全新階段，Imec 將其定義為CMOS 2.0 架構。該架構不僅支援不同工藝晶片三維堆疊，還可將具備特定功能（高密度儲存、大電流驅動等）的電晶體層融合製備單顆晶片。赫曼斯稱：“這種異構融合晶片，將極大釋放晶片性能與功能的設計上限。” (銳芯聞)

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