🔷DRAM電晶體開始“豎起來”，金屬柵也從TiN走向MoN

🔷Vth提升35%、漏電降低約40%，下一代1T1C技術路線浮出水面

在整理這份DRAM技術資料時，小編最大的感受是 當傳統DRAM不斷逼近微縮極限，電晶體“豎起來”只是第一步，如何進一步解決漏電、閾值電壓與可靠性問題，正在成為下一代DRAM的關鍵。這篇論文中，長鑫儲存（CXMT）將垂直無結柱狀電晶體（VJLPT）與高功函數MoN金屬柵結合，在保持約7.6 μA/cell導通電流的同時，將閾值電壓從0.20 V提升至0.35 V。

今天，小編就藉著這篇論文，帶大家看看下一代1T1C DRAM如何從平面電晶體走向垂直電晶體，以及MoN金屬柵、Wrapped Gate和VJLPT，如何成為DRAM繼續向更高密度、更低漏電方向演進的新技術路線。

一、這份材料真正想說明什麼？

長鑫儲存（CXMT）提出並實驗證明了一種面向下一代1T1C DRAM的垂直無結柱狀電晶體（VJLPT）方案，通過將傳統TiN金屬柵取代為高功函數MoN（金屬氮化鉬）柵，在不犧牲導通電流的情況下顯著提高閾值電壓、降低漏電並增強抗噪能力，為DRAM繼續向更高密度的垂直電晶體架構演進提供了一條可規模化的技術路線。

二、DRAM繼續微縮，傳統平面電晶體正在逼近極限

文章首先指出，隨著DRAM Cell不斷縮小，傳統電晶體越來越難同時兼顧單元面積、漏電、短溝道效應、Bitline電容以及可靠性。因此，Vertical Pillar Transistor（VPT，垂直柱狀電晶體）正在成為下一代1T1C DRAM的重要候選架構。它通過把電晶體從平面方向“豎起來”，有利於進一步壓縮Cell面積，同時降低Bitline電容，並具有更好的短溝道效應控制能力。

作者此前已經開發出Vertical Junctionless Pillar Transistor（VJLPT，垂直無結柱狀電晶體）作為DRAM Cell的Access Transistor，但使用傳統TiN柵極時，閾值電壓只有約0.20 V。對於DRAM來說，Vth過低意味著關斷狀態下漏電增加，也會影響噪聲容限、功耗以及資料保持穩定性。

因此這篇論文真正想解決的問題其實非常明確，如何在不犧牲DRAM電晶體驅動能力的情況下，把垂直無結電晶體的Vth進一步提高？

三、核心創新：用高功函數MoN取代傳統TiN金屬柵

傳統思路之一，是降低無結電晶體溝道的n型摻雜濃度，從而提高Vth並降低漏電，但這樣往往會同時犧牲驅動電流。

作者選擇了另一條路線——不大幅改變溝道，而是改變Gate Metal。具體來說，就是TiN Gate → 高功函數MoN Gate

MoN的優勢在於其Work Function可以通過材料組成和沉積工藝進行調控，而且相比傳統TiN具有更高的有效功函數，因此能夠加強對n型無結溝道的耗盡作用，從而提高電晶體Vth。

從這個角度看，這篇論文的創新並不僅僅是“換了一種柵極材料”，而是在探索通過金屬柵功函數工程解決下一代垂直DRAM電晶體的漏電與Vth控制問題。

四、工藝核心：ALD MoN + Wrapped Gate + 垂直無結柱狀結構

在器件結構方面，作者製造了一種Wrapped MoN Gate VJLPT。也就是說，MoN柵極圍繞垂直矽柱形成類似環繞式控制結構。

器件採用輕摻雜n型垂直溝道以及高摻雜n型Source/Drain，並利用多重SADP（Self-Aligned Double Patterning）完成高密度垂直柱陣列。MoN則通過熱ALD沉積到High-k Gate Dielectric之上，形成Conformal Gate Stack。

這裡一個非常關鍵的工藝參數就是溫度。

論文分別研究了400°C和560°C ALD MoN。結果發現，560°C下形成的MoN晶粒達到約13–21 nm，而400°C時約為8–15 nm；更好的結晶狀態帶來了更理想的功函數以及Flat-Band Voltage變化。

所以作者實際上是在尋找一個平衡 既要讓MoN獲得足夠高的Work Function，又不能讓過高熱預算破壞Gate Dielectric、造成摻雜擴散和介面缺陷。

這對於未來高深寬比垂直DRAM結構尤其重要。

五、最關鍵的結果：Vth提高35%，但驅動電流基本沒有損失

將TiN換成MoN以後，Flat-Band Voltage出現約+0.22 V的正向移動，而電晶體閾值電壓則從TiN：0.20 V → MoN：0.35 V，相當於Vth提升約35%。

與此同時，MoN器件仍然保持約ON Current：7.6 μA/cell以及Subthreshold Swing：82.3 mV/dec。也就是說，作者實現了一個非常關鍵的組合 提高Vth + 降低漏電 + 保持Ion。

尤其值得注意的是，論文指出，在3.3 V工作條件下，MoN方案能夠讓漏電降低約40%，同時改善Noise Immunity。

因此，MoN真正解決的是傳統DRAM Access Transistor很棘手的矛盾——過去想通過提高Vth降低漏電，往往需要付出驅動能力下降的代價，而高功函數Metal Gate提供了一種新的調控維度。

六、MoN也不是完美方案，最大問題是Gate Interface可靠性

實驗發現，MoN Gate的Breakdown Voltage以及TDDB性能相比TiN略差一些，主要原因被歸結為MoN與Gate Oxide之間的Interface Quality較差，產生了更多介面缺陷。

不過可靠性測試顯示，在3.3 V工作條件下，TiN和MoN預計壽命均超過10年。

因此目前MoN路線真正需要繼續最佳化的是 高功函數、低熱預算、介面質量、低電阻率之間的平衡。

作者後續計畫把MoN ALD溫度進一步降低到450–500°C甚至500°C以下，包括最佳化MoCl₂O₂/NH₃比例、引入原位Plasma Activation、尋找更低分解溫度的Mo前驅體，以及採用低溫RTA改善結晶和介面質量。

七、文章真正指向的是下一代“垂直DRAM”

如果把整篇論文放到DRAM Scaling的大趨勢裡來看，它真正重要的地方並不是單獨證明“MoN比TiN好”，而是展示了一條Vertical Transistor + Junctionless Channel + Wrapped Gate + High-WF Metal Gate的下一代DRAM Cell技術組合。

作者認為，這種架構可以帶來四方面優勢：更一致的Vth、更好的噪聲抑制能力、更好的尺寸微縮能力，以及更低的Standby Leakage Power。特別是在數十億甚至更多Cell組成的大規模DRAM Array中，單個Cell漏電的下降最終會轉化為明顯的陣列級功耗收益。

最終實驗結果也非常清晰：MoN把Vth從0.20 V提升到0.35 V，同時保持約7.6 μA/cell的ON Current和82.3 mV/dec的SS。作者因此認為，高功函數MoN Gate有潛力成為未來垂直DRAM Access Transistor的重要柵極材料。

這篇論文真正展示的，是DRAM電晶體從“平面微縮”走向“垂直微縮”之後，材料工程開始成為決定器件性能的新變數——通過VJLPT垂直無結電晶體、Wrapped Gate與高功函數MoN金屬柵的結合，CXMT在保持驅動電流基本不變的情況下將Vth從0.20 V提升至0.35 V，為下一代高密度1T1C DRAM提供了一條兼顧低漏電、高抗噪與可擴展性的技術路線。 (芯聯匯)

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長鑫記憶體下一代DRAM新突破：垂直無結電晶體+MoN金屬柵，Vth提升35%！