🔷15dB以上電鏈路損耗成為400G/lane CPO關鍵考驗

🔷Pre-FIR、Analog Peaking與MLSE協同突破高速互連瓶頸

最近，小編看到華為的一份技術報告，把目光直接瞄準了下一代光互連的關鍵節點——400G/lane PAM4 CPO/NPO。

隨著單通道速率邁向400Gb/s，真正的挑戰已經不只是光器件頻寬，而是ASIC到Optical Engine之間的電鏈路損耗，以及Tx與Rx DSP如何協同均衡。

華為的研究給出了一個非常明確的方向：通過Tx Pre-FIR、Analog Peaking與Rx MLSE聯合最佳化，400G/lane PAM4 CPO/NPO具備實現可能；尤其當電鏈路損耗超過15dB後，強Tx模擬Peaking與Rx MLSE將變得至關重要。更值得關注的是，MLSE的引入甚至開始挑戰傳統TDECQ評價體系。

下面，小編就帶大家一起看看，400G/lane時代，PAM4如何繼續突破高速光互連的性能極限。

一、這份材料真正想說明什麼？

面向下一代CPO/NPO光互連，單通道400Gb/s PAM4究竟能不能實現，以及在高速電鏈路損耗不斷增大的情況下，如何通過Tx Pre-FIR、模擬Peaking和Rx DSP（尤其MLSE）的協同最佳化，把400G/lane推向實際可用。

整份報告其實圍繞一個核心問題展開：

400G/lane CPO不是單純把光模組速率翻倍，而是一個“電鏈路 + 模擬均衡 + DSP + 光鏈路”聯合最佳化問題。

二、400G/lane時代，華為仍然更看好PAM4

報告首先討論了400G光互連的訊號架構，包括 Retimed Pluggable、LPO/LRO、NPO以及CPO。

華為認為，在400G/lane下，PAM4仍然是優選調製格式，主要原因包括更高的SNR、更好的MPI容忍度以及更低的Error Floor；同時，報告指出業界已經在OFC 2026展示了用於Retimed架構的400G PAM4 DSP，而FEC則希望繼續沿用KP4路線。對於Linear Drive架構，則需要端到端PAM4訊號傳輸。

報告進一步直接比較了 PAM4和PAM6。

這裡一個很重要的問題是PAM6在電鏈路上的優勢，能不能真正轉化成光鏈路優勢？

從報告給出的CD、MPI以及Clock Jitter分析來看，答案並不明顯。尤其在MPI容忍度方面，PAM4對Link Flap具有更好的容忍能力；而在Clock Jitter條件下，PAM6又面臨更高Error Floor的問題。

所以這份報告的技術路線實際上很明確：

400G/lane繼續圍繞PAM4展開，然後通過更強的均衡和DSP能力解決高速訊號完整性問題。

三、400G/lane CPO最大的瓶頸之一，其實是“電”

這一點是整份報告非常值得關注的地方。

很多人談CPO，首先想到的是矽光、雷射器、調製器和光纖，但華為在報告中明確指出：

Host ASIC → Optical Engine之間PCB Trace的Insertion Loss，是決定400G/lane CPO/NPO可行性的關鍵因素之一。

CPO/NPO模擬系統非常直觀地展示了整個鏈路：

Host ASIC → DAC → Driver → MZM → Fiber → PD/TIA → CTLE → ADC → Rx DSP

其中Tx PCB和Rx PCB分別考慮了Nyquist頻率下 10–20 dB Link Loss；同時加入Driver Peaking、110GHz Tx/Rx頻寬、DAC/ADC量化精度以及不同Rx DSP演算法進行聯合模擬。

因此，400G/lane真正的挑戰已經不只是“光器件頻寬夠不夠”，而是如此高速的SerDes訊號，從ASIC傳到Optical Engine之前，電鏈路還能剩下多少Signal Integrity Margin？

這也是為什麼CPO要把光引擎儘可能靠近Switch ASIC——縮短高速電鏈路，本身就是400G/lane實現的重要條件。

四、第一大核心技術：Tx Pre-FIR，但不能簡單追求“完全補償”

傳統思路可能會認為 電鏈路損耗多少，Tx DSP就儘可能全部補回來。但華為的模擬發現，這並不一定是最優方案。報告採用一個Partial Response目標 1 + α′D

其中α′成為一個非常關鍵的最佳化參數。

當 α′=0 時，相當於Tx Pre-FIR儘可能反演整個Tx Electrical Link，包括Driver Peaking。

而當 α′>0 時，則故意保留一定的Residual ISI，把一部分均衡任務交給Rx DSP。這樣做可以降低Tx端Pre-FIR Emphasis，同時降低DAC Quantization Noise。

這實際上體現了一個非常重要的400G/lane設計思想：

不要讓Tx DSP一個人“幹完所有均衡”，而應該把ISI合理分配給Tx和Rx。

五、第二大核心：Tx Pre-FIR必須和Rx DSP聯合最佳化

這也是整份報告最重要的結論之一。

給出了不同Pre-FIR參數α′下的性能曲線，結果發現：

如果接收端使用傳統 FFE，在不同Electrical Link Loss條件下，最佳參數基本位於α′ ≈ 0.2

但如果Rx DSP使用性能更強的 MLSE（Maximum Likelihood Sequence Estimation），最佳α′則會移動到 0.3–0.4附近。

這說明Tx端最佳均衡參數並不是固定的，而是由Rx端採用什麼DSP演算法決定。

因此400G/lane的DSP設計不能再簡單劃分為 Tx最佳化Tx，Rx最佳化Rx。

而應該變成 Tx Pre-FIR ↔ Driver Peaking ↔ Electrical Link ↔ Rx DSP

六、第三大核心：高損耗電鏈路下，Analog Peaking非常關鍵

報告還專門分析了Tx Driver Analog Peaking。

對比 0 dB、5 dB和10 dB Driver Peaking 後可以看到，隨著Electrical Link Loss越來越高，Analog Peaking對最終性能的改善越來越明顯。

報告因此明確指出 Tx Analog Peaking對於降低高Insertion-Loss Electrical Link帶來的Penalty非常關鍵。

換句話說，400G/lane不能只靠數字DSP“硬救”。更合理的技術路線是 Digital Equalization + Analog Equalization協同。尤其當電鏈路損耗超過 15 dB 後，華為給出的結論非常明確 Strong Tx Analog Peaking + Rx MLSE基本成為必要條件。

七、第四大核心：MLSE可能成為400G/lane接收DSP的重要技術

報告多次比較傳統 FFE 與 MLSE。

FFE主要屬於線性均衡，而MLSE通過序列檢測處理殘餘ISI，因此面對400G/lane這種嚴重頻寬受限、高損耗鏈路時，可以進一步提升接收性能。

第6頁的資料已經顯示，MLSE與FFE對應的最佳Pre-FIR參數並不相同。

而最終結論更進一步 當Electrical Link Loss >15 dB時，不僅需要Strong Tx Analog Peaking，Rx MLSE也成為實現400G/lane CPO/NPO的重要條件。

所以這篇報告實際上釋放了一個非常重要的訊號：

400G/lane繼續使用PAM4，並不意味著DSP複雜度不會上升。恰恰相反，更強的接收演算法可能是繼續延長PAM4生命周期的重要基礎。

八、第五大核心：傳統TDECQ指標在MLSE時代可能“不夠用了”

這是這份報告另一個非常值得關注的觀點。

TDECQ原本是評價PAM4發射機質量的重要指標。理論上，TDECQ越優，最終Link Performance也應該越好。

但問題來了 Linear Drive系統中用於計算TDECQ的Reference Receiver，與實際Linear Receiver並不完全相同。

特別是當真實接收端採用MLSE之後，這種差異進一步擴大。

給出了一個非常典型的例子，在 20 dB Electrical Link Loss 下：

也就是說 按照TDECQ最佳化出來的最佳發射機，並不一定對應採用MLSE後的最佳系統性能。

因此華為提出 當Rx DSP使用MLSE時，標準TDECQ已經不能精準預測最終鏈路性能，需要新的Tx Quality Metric，例如MLSE TDECQ。

這一點不僅涉及DSP演算法，還可能進一步影響未來400G/lane光互連的測試、規範和IEEE標準制定方式。

華為認為400G/lane PAM4 CPO/NPO具備技術可行性，但實現它的關鍵已經不只是提升光器件頻寬，而是控制ASIC到Optical Engine的電鏈路損耗，並通過Tx Pre-FIR、Driver Analog Peaking與Rx MLSE進行端到端協同最佳化；當電鏈路損耗超過15dB時，強Tx模擬Peaking和Rx MLSE將成為關鍵條件。(芯聯匯)

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