🔷AI算力持續攀升，數百安培大電流讓“在那裡降壓”成為新的系統級難題

🔷從PCB、封裝到晶片背面，Power Delivery正在走向2.5D/3D深度整合

最近在看AI晶片和先進封裝技術時，我越來越明顯地感受到一個變化：當GPU/XPU功耗邁向千瓦級，真正限制算力繼續向上突破的，已經不只是電晶體、HBM和Chiplet，供電系統也正在成為新的瓶頸。 傳統PCB平面供電面對數百甚至上千安培的大電流，IR Loss、轉換效率、功率密度以及瞬態響應問題開始集中爆發。也正因為如此，3D垂直供電（Vertical Power Delivery）正在從幕後走向台前——從Hybrid DC-DC、整合PMIC，到封裝級電感/電容，再到2.5D/3D垂直供電，電源正在一步步“貼近”AI晶片。

今天小編就結合這份報告，帶大家系統看看，AI與Chiplet時代的供電架構究竟會發生怎樣的變化。

一、這份材料真正想說明什麼？

隨著AI GPU/XPU與Chiplet系統功耗進入千瓦級，傳統平面供電網路正在成為系統性能與能效的瓶頸，電源必須從PCB外圍供電轉向封裝內部、晶片背面乃至3D垂直整合，並通過混合型DC-DC、分佈式供電和先進封裝實現高效率、高功率密度與超快瞬態響應。

二、AI時代，供電系統已經從“輔助模組”變成限制算力的核心瓶頸

報告首先梳理了供電需求從PC、移動裝置到HPC/AI的變化。PC時代對供電要求相對寬鬆；移動時代強調小型化、低靜態功耗和低功耗；而進入HPC與AI時代以後，GPU、XPU等晶片功率急劇上升，供電系統同時面臨 高轉換效率、高功率密度、高電壓轉換比以及高電流變化率 等要求。換句話說，Power Delivery已經不再只是“給晶片供電”，而開始直接決定AI晶片能夠釋放多少性能。

尤其是AI處理器通常需要把板級的12V甚至更高電壓轉換成接近1V的核心電壓，同時負載電流可能達到數百乃至上千安培。傳統從PCB橫向輸送大電流的方式會產生明顯的IR Loss和供電損耗，因此報告提出一個非常重要的判斷：供電網路本身正在成為AI計算系統進一步提高功率和算力密度的限制因素。

報告給出的估算非常直觀：對於一顆 1kW GPU，採用Vertical Power Delivery（VPD）理論上可能減少約 200W損耗，相當於節省約20%的能源，同時降低散熱壓力；如果一個資料中心部署10萬顆GPU，對應的年度電費節省規模可達到約3000萬美元。

三、供電架構正在從“平面供電”走向2.5D/3D垂直供電

這篇報告真正的主線，就是 Vertical Power Delivery（垂直供電）。

傳統方案是PCB → 封裝 → 晶片，電流需要經過較長的橫向路徑才能到達計算核心。當GPU/XPU電流達到數百安培甚至更高時，這種路徑上的寄生電阻、電感和IR Drop都會迅速放大。

因此未來供電結構會逐漸向晶片靠近，從傳統PCB級VRM，向封裝級、Interposer級、晶片背面以及3D堆疊式供電演進。報告給出的AI整合供電架構尤其值得關注：高開關頻率PMIC與整合電感負責提高電流密度，而Discrete Capacitor、DTC、eDTC以及MIM Capacitor則分別覆蓋不同頻率範圍的電源噪聲和瞬態響應需求。

因此未來AI先進封裝中，不僅僅會整合Logic + HBM，Power Delivery本身也會成為先進封裝的一部分。這意味著先進封裝正在從“晶片互連平台”進一步演化成“計算+記憶體+互連+供電”的綜合系統平台。

四、真正的技術核心，是DC-DC架構從傳統Buck向混合型轉換器演進

為了實現高壓輸入、低壓輸出以及超大電流，報告花了大量篇幅比較各種DC-DC拓撲。

傳統Buck Converter結構簡單、轉換範圍寬、電感可以做得較小，並且具有較快的電流變化能力；但在AI這種高VCR場景下，也面臨高壓器件需求、大電感紋波、大DCR損耗以及Duty Cycle過窄等問題。

Switched-Capacitor（SC）則通過Flying Capacitor進行電壓轉換。報告強調了一個重要特點：電容的儲能密度可以遠高於電感，因此非常適合高功率密度電源，但單純SC同樣存在開關損耗、固定轉換比以及瞬態能力等問題。

所以報告真正看好的方向並不是“Buck還是SC”，而是Switched Capacitor + Buck + 多相架構 + 多電感的Hybrid DC-DC Converter。

例如文中討論了DSD Buck、CCC Buck、HOOP、SCB、LLSC、ADP、CPL Buck等大量混合拓撲。本質上都在解決同一個問題如何同時獲得高Voltage Conversion Ratio、高效率、高功率密度和快速瞬態響應。

這也是未來AI晶片電源架構的重要技術演進方向。

五、HOOP與LLSC代表了AI供電從“單個VRM”向“分佈式電源網路”轉變

報告重點介紹了 HOOP（Hybrid DC-DC Converter with Power Ring and Back Ring） 架構。

它把多個Power Cell圍繞XPU佈置，並建立兩套Ring：Power Ring負責自動電流均衡，Back Ring負責Phase Shedding。Power Cell形成環形分佈後，可以從晶片不同方向向計算核心提供大電流，從而降低傳統板級橫向供電造成的IR Loss。

實驗實現採用180nm BCD工藝，單晶片面積約1.9×2.4mm²，並搭配兩顆10μF 0402 Flying Capacitor，報告給出的功率密度達到 2687W/in³。

另一個重點是 LLSC雙環混合DC-DC。它把高壓大電流轉換和快速瞬態響應拆開：高側低頻、大電感部分負責主要能量轉換；低側20MHz高速、小電感部分專門處理負載瞬態。

這種設計思想非常重要，因為AI晶片的難點不只是“平均功耗很高”，而是電流會在極短時間內劇烈變化。所以未來AI供電系統越來越可能採用“主功率通道 + 瞬態輔助通道”的異構供電結構。

六、未來競爭焦點不只是轉換效率，而是Power Integrity與瞬態響應

報告有一句非常關鍵的話Eventually, All Factors are Efficiency。作者把瞬態響應速度、Power Integrity、Switching Output Ripple、DC Accuracy以及Simulation Accuracy全部納入系統效率問題。

這是因為AI晶片出現瞬間負載變化時，如果電源響應速度不夠快，就會產生Voltage Droop。為了保證晶片不掉出最低工作電壓，系統只能人為提高供電電壓Margin，而這個Margin最終都會轉化為額外功耗。所以提高瞬態響應，本質上也是提高AI系統能效。

報告提出的一個非常有意思的方向，是讓相鄰Converter共同處理局部瞬態——當某一個Core突然出現大電流需求時，不再完全依賴自己的VR，而是讓周圍多個VR共同提供瞬態電流，也就是文中所說的“Transient occurs at one spot, help comes from all quarters.”

這意味著Chiplet時代的供電可能從傳統“一個VR對應一個負載”，演變成多個分佈式VR協同工作的Power Network。

七、最終方向：Power Delivery將與Chiplet、先進封裝和3D整合深度融合

整份報告最終指向的並不是某一種具體DC-DC拓撲，而是一場AI晶片供電架構的系統級變化。

過去電源主要位於主機板上；未來PMIC、電感、電容、DC-DC Converter會不斷向計算晶片靠近，進入Package、Interposer甚至3D堆疊結構中。與此同時，供電也會從傳統二維橫向輸電變成2.5D/3D Vertical Power Delivery。

因此未來AI晶片可能形成一種新的系統結構：

Logic / XPU + HBM + Chiplet + Interposer + Integrated VR + Integrated Inductor + DTC/eDTC/MIM Capacitor + 3D Vertical Power Delivery。(芯聯匯)

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從PCB供電到晶片背面供電：AI晶片的降壓位置為什麼越來越關鍵？