上周，2026 年"未來記憶體與記憶體大會"（FMS 2026）落幕。這不是一場例行的技術發佈會，而是整個記憶體和記憶體產業在 AI 算力飢渴症面前的一次集體表態。SK 海力士、鎧俠、閃迪、美滿電子（Marvell）、微芯（Microchip）、鎂光、瑞薩——幾乎所有叫得上號的玩家，都在這場大會上亮出了自己應對 AI 記憶體牆的答案。

先說結論：這次大會最大的訊號，不是某一項參數刷新了紀錄，而是記憶體和記憶體之間，正在被硬生生塞進一條新的分界線。這條線怎麼畫、誰來守，將決定未來幾年 AI 伺服器的成本結構和架構話語權。

下面拆解五個最值得關注的動作。

一、SK 海力士聯手閃迪，定義"高頻寬快閃記憶體"新標準

AI 伺服器設計者早就在抱怨一件事：高頻寬記憶體（HBM）貴且容量有限，SSD 便宜但速度跟不上，中間那道鴻溝越來越寬。

SK 海力士和閃迪沒有繞開這個問題，而是選擇聯手回答它。兩家公司通過開放計算項目（OCP）發佈了全球首個高頻寬快閃記憶體（HBF，High Bandwidth Flash）標準規範。

HBF 的思路很直白：用 NAND 快閃記憶體去夠 HBM 夠不到的容量天花板，同時儘量逼近 HBM 等級的傳輸速度。按照規範，HBF 容量最高可達 512GB，來自兩種堆疊方案——8 層和 16 層 NAND 晶片堆疊。頻寬被分成三檔，覆蓋大約每秒 0.4TB 到 3.0TB 的區間。處理器連接則採用了通用芯粒互連高速通道（UCIe），這意味著 HBF 可以直接掛到 GPU 和 CPU 上，而不需要繞道傳統記憶體匯流排。

值得注意的是，Google和特恩托倫特（Tenstorrent）已經加入了這個聯盟。這不是兩家記憶體廠商自娛自樂，而是雲端運算和晶片設計的下遊玩家都在為這條新賽道站台。當標準背後站著系統整合商和大客戶，它就不再只是一份文件，而是一個正在成型的市場。

二、鎧俠與閃迪把 QLC 密度頂到 37Gb/mm² 以上

如果說 HBF 是在開闢新戰場，那鎧俠和閃迪在 QLC（四層單元）快閃記憶體上的動作，就是在存量戰場裡死磕成本。

兩家公司發佈了第十代 3D QLC 快閃記憶體技術，官方給出的數字是：比第八代產品密度提升最高達 60%，突破每平方毫米 37Gb 的門檻。他們把這個數字稱為"QLC 位密度的行業新基準"。

密度提升 60% 聽起來漂亮，但支撐它的是兩個具體的工程改動。第一，採用了 332 層的堆疊架構。第二，重做了整個版圖佈局，並配合"CMOS 直接鍵合到陣列"（CBA）技術——把 CMOS 邏輯電路和記憶體陣列分別做在兩片晶圓上，再鍵合到一起，而不是像傳統方案那樣在同一片晶圓上做完所有工序。這套組合拳帶來了一個業界首次：QLC 快閃記憶體首次實現了 4.8Gb/s 的 NAND 介面速度，走的是 Toggle DDR 6.0 協議和獨立命令地址（SCA）協議。此外，兩家公司還引入了一種叫做"電源隔離低抽頭終端"（PI-LTT）的方案，專門最佳化 I/O 資料輸出環節的功耗效率，直指 AI 和雲基礎設施在供電與散熱上的硬約束。

說白了，超大規模資料中心買家要的不是"更快"，而是"每位元成本更低，同時不多吃一瓦電"。這次的升級，本質上是在給每一美元記憶體投資擠出更多容量。

三、美滿電子瞄準 KV 快取瓶頸，直擊 GPU 利用率痛點

AI 推理裡最讓人心疼的浪費是什麼？不是算力不夠，而是 GPU 明明算力充裕，卻在傻等資料從記憶體裡搬過來。這個等待的元兇，很大程度上來自鍵值快取（KV Cache）——大模型推理過程中用來記憶體注意力機制中間結果的那部分資料，體積會隨上下文長度線性增長，佔用大量寶貴的高頻寬記憶體。

美滿電子這次一口氣發佈了三層解決方案，分別對應伺服器、機架、機櫃叢集三個尺度。

伺服器層面，新款 Bravera SC6 PCIe 6.0 SSD 控製器，性能是上一代 PCIe 5.0 版本 Bravera SC5 的兩倍。它的作用是把更多 KV 快取從高頻寬記憶體搬到 SSD 上，騰出最稀缺的記憶體資源給真正在跑的計算任務。

機架層面，Structera X 讓超大規模雲廠商可以把 CXL 記憶體池化，在多台伺服器之間共享。一個推理任務如果本機記憶體不夠用，可以直接呼叫池裡其他伺服器的閒置記憶體，而不是乾等或者報錯。

叢集層面，美滿電子基於光子結構（Photonic Fabric）模組、網路卡和芯粒，搭建了一個光互連的共用記憶體層，可以覆蓋 50 米範圍內的加速器機架，容量最高支援 32TB 的"熱"KV 快取，無需重新從記憶體載入。美滿電子給出的說法是：在不增加資料中心佔地面積和功耗的前提下，詞元（Token，AI 運算的最小單位）吞吐量能提升 2 到 3 倍。

這套組合拳的邏輯值得細品：它不是在單點上死磕速度，而是在整個資料中心的空間尺度上，重新設計"記憶體離計算有多遠"這件事。

四、微芯聯手鎂光，跑通端到端 PCIe 6.0 記憶體鏈路

如果說前面幾項還停留在標準和產品發佈層面，微芯（Microchip）和鎂光的這次聯合演示，是實打實把 PCIe 6.0 的端到端記憶體架構給跑通了。

演示方案把微芯的 Switchtec PCIe 6.0 扇出交換晶片，和鎂光的 9650 NVMe SSD 組合在一起。PCIe 6.0 相比 PCIe 5.0，把每通道頻寬從 32GT/s 翻倍到了 64GT/s，但微芯特別強調——只有配上他們最新的交換晶片，記憶體盤才能真正吃滿這個頻寬。

🔒 安全這道題，越來越繞不開

Switchtec 系列 PCIe 6.0 交換晶片基於 3 奈米工藝打造，新增了錯誤隔離、診斷、以及支援一對多資料分發的組播能力。更值得關注的是安全層：微芯為它配上了硬體信任根和安全啟動架構，並且採用了符合 CNSA 2.0（商用國家安全演算法套件 2.0）標準的後量子安全密碼演算法。換句話說，這不只是一顆跑得快的晶片，還在為"量子計算破解現有加密"這個還沒到來但已經被寫進政府安全標準的風險提前鋪路。

鎂光這邊，9650 被稱為首款量產型 PCIe 6.0 SSD。兩家公司的說法是，這套方案支援可組合、解耦式的系統設計，讓資料中心架構師可以把記憶體和計算分開獨立擴容，不必被綁在一起同步升級。

五、瑞薩把 MRDIMM 資料速率推到 16000MT/s

伺服器架構師有一個共同心願：想要更大的記憶體頻寬,但不想為此重新設計整個平台。瑞薩這次發佈的第三代 DDR5 多路復用等級雙列直插記憶體模組（MRDIMM）晶片組，正是奔著這個訴求去的。

瑞薩給出的資料是：新一代晶片組伺服器級速率最高可達 16000MT/s，比第二代方案的記憶體頻寬提升 25%。這套晶片組由第三代多路復用寄存時鐘驅動器（型號 RRG5013）和多路復用資料緩衝器（型號 RRG5103）構成，外圍配合電源管理晶片、序列存在檢測（SPD）集線器和溫度感測器，組成一套完整的模組封裝方案。

最關鍵的一點是：這一切提速都建立在現有 DDR5 基礎設施和標準 DIMM 物理尺寸之上。也就是說，伺服器廠商不需要掀桌子重新設計主機板，就能吃到記憶體頻寬的紅利。這種"向下相容式創新"，在動輒推倒重來的 AI 硬體圈裡，其實是相當稀缺的誠意。

這五項發佈看似各自獨立，其實都在回答同一個問題：AI 算力和記憶體之間的鴻溝該怎麼填。而 SK 海力士和閃迪那個 HBF 標準，恰恰是最值得多想一層的地方。

一個新的記憶體層級，正在被塞進 HBM 和 SSD 之間。而且不是某家廠商在自說自話地賣一個"新特性"，是兩家競爭對手聯手寫了一份共享規範，還通過 OCP 這樣的開放組織走了標準化流程。這個動作的份量完全不同——它意味著這不是產品噱頭，而是想給整個行業立一根新的柱子，讓別人也能在上面蓋房子。

⚠️ 警示：多一層，不是免費的午餐

過去記憶體層級的畫像很簡單，腦子裡一張圖就夠了：頂層是又快又貴的記憶體，底層是便宜又慢的記憶體，中間是一道清晰的鴻溝。AI 一直在逼著大家把這道鴻溝填滿，現在這個"填料"終於有了名字和規格書。

但帳不是這麼算的。每多一層記憶體架構，就多一次放置決策——這份資料到底該放那一層？多一次容量規劃的複雜度，多一個資料搬運和出錯的邊界。而一個既不算純記憶體、又不算純記憶體的新層級，最容易掉進的坑，是卡在負責記憶體的團隊和負責記憶體的團隊中間，兩邊都覺得不完全歸自己管。

多一層帶來的是效率和靈活性，代價是複雜度陡增，以及一個更現實的問題——這層新架構，到底該由誰來買單、由誰來維運。這個問題，恐怕比技術參數本身更難回答。

這大概是這次 FMS 2026 留給整個行業最值得琢磨的一句潛台詞：硬體創新從來不缺參數上的突破，缺的是誰來接住這份複雜度。(芯在說)

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