前幾天Semianalysis發了一篇文章，講述了在2nm工藝上，各家晶片代工廠之間目前的進展。
不僅分析了市場的現狀，對 GAA 和 BSPDN 技術做了細緻的介紹，還指出了行業的轉折點和新機會，對整個晶片和 AI 行業的發展方向都有很好的指導性作用。
可能有朋友，還不太瞭解FinFET，先來簡單介紹一下。
那麼FinFET 到底是什麼呢？FinFET 又被稱為鰭式常效應電晶體，是一種新的互補式金屬氧化物半導體電晶體。
簡單一點的話，大家可以理解為FinFET是先進製成，比如 20 納米以下所必須要使用的一種工藝技術。順便提一句，FinFET正是由前台積電首席技術官、加州大學伯克利分校教授胡正明所提出的。
目前台積電在FinFET技術上佔據優勢。所有最前沿的設計，包括英特爾的，都是在台積電的 N5 和 N3 工藝上製造的，把競爭對手三星和英特爾已經甩到了身後。
像三星自從7nm以來，就一直表現不佳，良率也很低。而英特爾，還在復甦之路上掙扎，沒有大客戶大批次的採購訂單。
而且，英特爾在 10 nm節點上失敗了，失去了三年的領先優勢。不過，雖然台積電目前處於領先地位，但是整個行業正處在關鍵的轉折點，那就是全環繞三級架構 GAA 和背面供電網路 BSPDN。
這兩個技術，可能會打破目前代工廠的競爭秩序，為新的競爭者打開大門。
GAA 全稱為 gate all around，其實並不能算是新的技術。三星已經將這項技術投產了幾年，只不過，還只能用來生產單個低容量的挖礦晶片。
但是 GAA ，又非常重要。由於在 5nm以下，FinFET 也遇到了瓶頸，只有 GAA 有望能夠解決。
所以行業內預計，從2nm到本世紀末，所有先進晶片都將使用 GAA 的架構。除了 GAA 以外，背面供電網路 BSPDN 也是另一個工藝上的重要創新。
造晶片的時候，首先要在晶圓上製造電晶體，然後再製造數十層的金屬層。這些金屬層，主要是為電晶體提供電源，並且在電晶體與外界之間傳送訊號。
那麼電路的縮小，就意味著電晶體和金屬互聯都必須縮小。尤其是現在，互聯的縮小已經變得比電晶體的縮小更加困難。
比方說超過 90%的 EUV 光刻技術，實際上都是用在互聯方面，比如接觸通孔和金屬層上，而不是電晶體層本身。
隨著導線本身的物理尺寸減小，晶片上的電晶體越來越多，也就意味著互聯會越來越多，互聯層的數量也會越來越多。
層數一多，也就意味著製造成本更高，布線設計更加困難，並且呢隨著訊號路徑的變長，性能也會降低。
雖然行業，一直在進行材料創新、設計技術協同最佳化、DTCO 以及 EUV 光刻技術的升級，但是現在，這種方式已經變得越來越昂貴，最佳化的空間也在不斷縮小。
所以在距離上一次互聯的重大革新，也就是 1997 年從鋁到銅的轉變 30 年之後，現在又到了進行互聯創新的時候了。
而 BSPDN 就是目標。BSPDN 的核心思想是，將電源布線轉移到晶圓的背面，這樣可以為訊號布線留住空間，把訊號布線保留在正面，而電源，則移到背面。
從架構上講，這就意味著短於六體的標準單元更加可行。六體指的是標準單元的單元高度，標準單元指的是數字邏輯的基本建構塊，比如難的門。
單元高度通常以體的倍數來衡量，t 是 M2 金屬鍵或者單元跨越的軌道數量。
這個高度值越小越好，因為更小的單元可以提高密度，無需擴展漆片、山脊和金屬互聯等底層的功能，而擴展這些功能的成本很高，需要更好的光刻技術才能夠辦到。
BSPN 還在兩個方面改善了電力傳輸。
首先，被晶體塊供電的互聯長度大大縮短。
3 納米節點的正面電力傳輸必須穿越 15 層以上的金屬層，而背面電力傳輸可以少於 5 層，而且導線更粗，電阻更低。因此線路電阻造成的功率損耗可以減少大約一個數量級。
其次，BSPN 減少了對大量互聯擴展的需求。我們都知道，在直徑 100 納米以下，銅線的電阻會隨著直徑的縮小而成指數級的增長。
但是如今，先進晶片的限寬已經遠低於 20 納米，所以電阻是一個關鍵問題。高電阻不僅會浪費功率，而且會在晶片中產生過多的熱量。
而 BSPN 可以緩解這個問題。總體來說，與之前的高端工藝相比，BSPDN 的功耗大約可以降低 15%到 20%。
目前BSPDN 有三種可以實現的方法，分別是埋入式電源軌道、bared power rail 電源穿孔（power via）和背面接觸（backside contact）。
埋入式電源軌道（BPR），這是背面供電實現中最簡單的一種。它需要將電源軌道從 M2 金屬層中電晶體頂部的正常位置，移到電晶體下方的水平位置。
由於原來較寬的電源軌道被緊貼電晶體下方的細長軌道所代替，所以空間可以大大的減小。
但是埋入式電源軌道仍然需要通過正面金屬層連接到電晶體，並且通過硅通孔（TSV）連接到背面的供電網路。
這意味著，整體單元高度可以減少大約 1T，也就是 15%。BPL 的工藝，雖然簡單，但是它有一個主要風險，那就是在前段製成（Feol）中使用金屬。
傳統上晶圓廠為了避免導電金屬污染半導體器件，只能在中段製成（Mol）和後段製成（Dol）工藝中使用金屬。所以晶圓廠必須打破這條規則才能夠採用 BPR。
但是在實際過程中，沒有人願意打破這條規則，於是沒有任何大批次製造會採用 BPR。
另外，BPR 的另一個挑戰是埋軌道之後的對齊。
雖然 Asmile 在間合後的疊加能力上能夠滿足 BPR 的要求，但是對於背面接觸等更加複雜的工藝，還有待改進。其次是 power via（Povar），是英特爾的背面電源解決方案。
它在兩個方面對 BPR 進行了改進。一個是將電源軌道移到了晶圓的背面，避免了 BPR 的污染風險。第二個，由於從晶圓層面消除了電源布線，因此電池尺寸的縮小效果更加明顯。
應該說 Povar 是 BPR 概念的一種演進。在前端處理過程中，Povar 完全跳過了電源軌道。除了避免了在電晶體前沉積金屬的污染風險之外，它還省去了昂貴的對準工藝步驟。
在千兆晶圓廠的規模下，像這樣的單個關鍵層，在工具上的成本可能就有幾億美元。
與傳統的全正面方案相比，Povera 唯一增加的步驟是在電晶體觸點後建構的又高又細的通孔。這個通孔從觸點延伸到晶圓襯底的深處。
在完成正面布線後，晶圓被翻轉間合和減薄。由於通孔延伸到了晶圓的背面深處，因此在減薄的過程中，即使漏出它們也不會損壞電晶體。
另外 Pro rear 因為直接從電晶體觸點向下布線，意味著沒有電源通過關鍵的正面金屬層布線。
這也意味著可以放寬低金屬層的間距，有利於單元擴展。第三種 BSPDN 的實現方式是背面接觸（Bsc）或者直接背面接觸（DBC）。他們提供了一種消除功率對標準單元高度影響的方法。
換句話說，他們在所有背面電源配置中實現了最大的擴展優勢。這個想法，是 BPR 和 power VR 的自然延伸。
不是從接觸的頂部或者側面布線，而是通過底部布線。雖然這個想法很簡單，但是事實證明，背面接觸也是風險最高、回報最高的方案。想要知道他們並不容易，主要難度在於間距。
對於 BPR 和 power via，連接到背面特徵的間距大致與單元的高度相同，大約為 150 - 250 納米。
但是在間合後的光刻中，對第一個背面電源層進行圖案化所需要的覆蓋層只需大於 10 納米。這種覆蓋層和大於 150 納米的間距，通過 Dov 掃描器就可以輕鬆地實現。
但是對於直接背面接觸來說，要求就要高的多了。電源布線的接觸形成在圓極和漏極下方，而圓極到漏極的距離，大致相當於多晶硅的接觸間距，即山極到山極的距離。
現代工藝下的 CPP 間距大約為 50 納米，這遠遠超出了單次氟化亞近末曝光的解析度。所以需要更昂貴的多重圖案化方案或者 EUV 才行。雖然生產難度很高，但是背面接觸的好處也非常顯著。
在未來，對於 1.4 納米及以下製成的晶片來說，背面接觸的技術工藝會變得更加複雜。
最後介紹一下 repetis、三星、英特爾和台積電分別在 Ja 和 BSPDN 上的技術路線圖。
先說 repetis，它是一家新興的日本代工廠，得到了日本政府的大量補貼，並且得到了豐田、索尼等 8 家大型國內公司的額外資助。
Rebets 的目標是在 2025 年 4 月開設一條兩納米的實驗線，在 2027 年實現大批次生產，並進一步提升到 1.4 納米節點。
但是，他們的路線途中並不包括背面供電。雖然獲得了 IBM 2 納米工藝技術的許可，但是這家公司想用五年的時間，從全新成立到實現大批次生產，要面臨的挑戰相當大。
更何況，日本國內對兩納米的需求很少，甚至沒有。
也很難看出，他們在性能或者成本方面有任何競爭優勢。到目前為止，repets 也還沒有簽約任何有大量訂單的客戶。接下來是三星。
雖然也面臨著客戶數量的挑戰，但是正在推進雄心勃勃的路線圖。從技術上講，早在 2022 年，三星就率先在 SF3 億節點上實現了量產 GAA，但是並沒有產品化。
因此呢，SF22 納米節點不太可能是一個革命性的節點。三星路線圖上的主要亮點是，計畫在 2027 年在 SF2Z 起點上引入背面供電。
2024 年 6 月，三星的代工論壇上詳細介紹了這項工藝。通過背面接觸，將電源和全集時鐘移到了背面，性能提升了 8%，功耗降低了 15%，面積減少了 7%。
目前猜測，SF1.4 節點將進一步的縮小金屬和山級間距，並且對納米片進行某種 2D 通道材料方面的改進。
不過，時間點非常緊迫。再說英特爾，已經在開始加速基於 GAA 加 BSPDN 的節點 18A。不過雖然較 18A，其實際的密度更接近於 3 納米工藝。
出於財務方面的原因，英特爾之前的 20A 工藝最近呢，已經被放棄。值得注意的是，英特爾正在使用 power view 方案進行背面供電。
雖然更加容易製造，但是與直接背面接觸相比，這種方式的規模優勢較小。最後是台積電。
憑藉著 N2 節點，台積電繼續穩步推進工藝切點方面的改進，推動股價持續上漲。明年 NR 將通過台積電首款 GAA 架構實現大批次生產。
2026 年將提供變體 NRP 和 NRX，並且在下半年推出首個 GAA 加 BSPDN 的節點 A16。
與三星一樣，台積電選擇一頭紮進採用背面接觸方案的 BSPDN，而沒有選擇更簡單、更保守的 BPR 或者是 power view 方案。
總的來說，三大代工廠都將在 2025 年真正大規模的推出 GAA，而 revidus 將在 2027 年緊隨其後。
其中英特爾將率先推出 BSPDN，時間比預期要早一年左右。可以看到，台積電在先進製成晶片工藝方面，目前保持著較大的優勢，無論是工藝技術還是客戶訂單，都遠超其他幾家。
至於能否突破 Ja 加 BSPDN 的技術挑戰，還要拭目以待。 (AI光子社)