5月27-29日，無錫國際會議中心，“重構玻璃基板技術路線”iTGV2026國際玻璃通孔技術創新與應用論壇盛大啟動。作為提前場免費論壇——CoPoS技術峰會在5月27日為您呈現玻璃基板與面板級封裝的可落地的融合方案。
從CoWoS到CoPoS：先進封裝技術的物理極限挑戰與玻璃基板革命
在半導體產業的漫長征途上，封裝技術從來不是配角，而是決定AI、HPC與下一代運算效能的關鍵戰場。TSMC的CoWoS（Chip on Wafer on Substrate）技術，曾以矽中介層（Silicon Interposer）實現高密度2.5D異質整合，成功支撐NVIDIA H100、H200乃至Blackwell系列GPU的爆發式成長，讓數千億電晶體在單一封裝內高速互聯。然而，隨著AI晶片規模持續擴大，圓形晶圓的reticle尺寸限制（目前約3.3X至9.5X）已成為物理瓶頸。CoPoS（Chip on Panel on Substrate）應運而生，它將圓形矽中介層轉換為方形玻璃面板（Panel），尺寸可達310×310mm甚至更大，實現更高產能、更低成本與更高密度的3D IC整合。
這一轉變看似順理成章，卻在材料與製程層面遭遇兩大致命挑戰：材料熱脹冷縮導致的“翹曲”（Warpage）與膠體固化縮水造成的“晶片偏移”（Die Shift）。本文將深入剖析這兩大問題的成因、影響，以及產業如何通過玻璃核心基板、TGV（Through Glass Via）塞滿銅導通技術、Buffer Layer緩衝層與Nikon數位投影曝光機等創新解法，完成從CoWoS到CoPoS的華麗轉身。這些突破不僅是工程細節的堆疊，更是人類對物理極限的頑強徵服。
CoWoS的輝煌與極限
CoWoS技術的核心是將多顆晶片（Logic Die與HBM）先在晶圓級（Wafer）上通過矽中介層互聯，再接合至有機載板（Substrate）。矽中介層具備極佳的線寬線距（L/S可達1μm以下）、低阻抗與成熟的TSV（Through Silicon Via）製程，完美匹配晶片與載板的熱膨脹係數（CTE）。然而，當封裝面積超越9.5倍reticle時，圓形晶圓的利用率急劇下降，切割浪費嚴重，成本高漲。更重要的是，大尺寸封裝在高溫製程（如回焊、退火）後，冷卻時的翹曲變形會導致良率崩盤。CoPoS正是為此而生：它採用面板級（Panel Level）製程，以方形玻璃面板取代圓形矽中介層，實現模組化“Chip on Panel on Substrate”架構。玻璃面板不僅面積更大（可容納更多晶片）、平整度更高，還能通過TGV技術形成垂直導通路徑，大幅提升I/O密度與訊號完整性，適用於高密度CoPoS / 3D IC整合。
然而，轉向玻璃基板並非一帆風順。玻璃的脆性、與銅/晶片的CTE不匹配，以及面板級製程的動態偏移問題，成為CoWoS向CoPoS演進時最棘手的兩大障礙。這些問題若不解決，封裝良率將低於經濟可行門檻，AI晶片的規模化量產將陷入停滯。
第一大挑戰：熱脹冷縮導致的“翹曲”——材料CTE不匹配的致命衝突
半導體封裝涉及多種材料：矽晶片（CTE約2-3 ppm/°C）、銅導線（CTE約17 ppm/°C）、有機載板（CTE約15-20 ppm/°C）與玻璃基板（CTE可調）。在高溫製程（300-400°C）下，不同材料膨脹程度差異巨大；冷卻後，大面積面板（310×310mm級）會產生嚴重翹曲（Warpage），導致後續RDL（Redistribution Layer）金屬導線斷裂、微凸塊（Micro-bump）對位失效，甚至整個封裝報廢。傳統矽中介層雖然CTE匹配良好，但圓形形狀限制了規模擴張，且大面積矽基板成本高昂、翹曲控制更難。
CoPoS的解法是全面改用玻璃核心基板（Glass Core Substrate）。玻璃具有超乎想像的平整度（表面粗糙度Ra<1nm），且其熱膨脹係數可通過精準摻雜不同元素（如鹼金屬、硼、鋁等）進行客制化調整，完美匹配上下層晶片與載板的CTE（典型調整至5-8 ppm/°C）。這一特性讓玻璃成為理想的“中性應力平台”，大幅降低整體翹曲。相較有機基板，玻璃還具備更優異的機械強度、低介電損耗（Df）和高頻訊號傳輸優勢，適合AI加速器的高速互聯需求。
然而，玻璃本身極脆，而TGV製程需在玻璃面板上鑽出高縱橫比（Aspect Ratio可達20:1）的微孔（直徑10-50μm），再塞滿銅（Copper Filling）。銅在熱循環中膨脹時，會對玻璃孔壁產生巨大徑嚮應力，極易導致玻璃碎裂。這正是圖中所示“TGV + 導通電路（塞滿銅）含 Buffer Layer”的核心創新所在。
附圖清晰展示了這一結構：整體為立方體示意，Top RDL（金屬導線層，Cu）位於最上層，Buffer Layer（緩衝層，SiO₂/SiNₓ或聚酰亞胺）夾在中間，Glass Substrate（玻璃基板，透明藍色）作為核心，TGV（玻璃通孔）垂直貫穿其中，下方同樣有Buffer Layer與Bottom RDL。右側放大圖（TGV內部結構放大圖）更詳細呈現：銅柱（Copper Filling）居中，上下兩端Buffer Layer（SiO₂/SiNₓ）包裹，玻璃基板環繞。顏色圖例顯示橙色為銅、紫色為緩衝層、藍綠色為玻璃。
Buffer Layer是關鍵緩衝。產業採用極具彈性的聚酰亞胺（Polyimide, PI）或SiO₂/SiNₓ復合薄膜（厚度數十至數百奈米），鍍在TGV孔壁與銅柱交界處。它像“彈簧減震器”般吸收熱應力，防止銅膨脹撐破玻璃。同時，TGV內部還可設計垂直導通空道（Vertical Thermal Path），讓熱量從玻璃內部高效“擠出”，解決銅柱散熱問題。結合Top/Bottom RDL的完整導通電路（低阻抗導通路徑），電阻（Rmetal）大幅降低，訊號損耗最小化。頂檢視（Top View）顯示複雜的銅導線網路，宛如城市交通樞紐，確保高密度互聯。
這些設計讓CoPoS在高溫冷卻後翹曲量控制在數十微米以內，良率大幅提升。玻璃基板的CTE可調性與Buffer Layer的應力緩解，共同構築了對抗熱脹冷縮的堅固防線。
第二大挑戰：膠體固化縮水導致的“晶片偏移”——不可逆形變的精密對位危機
面板級封裝的另一痛點來自模塑膠體（Molding Compound）。晶片放置於玻璃面板後，需以液態封裝膠體覆蓋保護，再經熱固化轉為固態。固化過程伴隨劇烈體積收縮（Shrinkage可達1-3%），這種不可逆形變會將晶片“硬生生拖離”原位。只要偏移幾微米（μm），後續微型RDL電路便無法對準，導致斷路、開路或電性失效。傳統晶圓級CoWoS因尺寸小、剛性高，偏移較易控制；但CoPoS面板面積巨大、材料組合複雜，偏移問題被放大數十倍，成為量產的最大障礙。
解法分為兩大步驟。首先，替換新型膠體：加入高比例鱗片狀填料（Flake Fillers，如二氧化矽或氮化硼），提升機械硬度與剛性。這些填料像“鋼筋混凝土”中的鋼筋，死死鎖住晶片位置，減少固化時的整體收縮與流動。同時，最佳化固化溫度曲線與壓力控制，進一步抑制形變。
其次，也是最神奇的創新——匯入Nikon數位投影曝光機（Digital Lithography System，如DSP-100系列）。傳統曝光需實體光罩（Photomask），一旦晶片偏移便無法補救。Nikon的數位系統完全廢除光罩，改用空間光調變器（Spatial Light Modulator, SLM）直接投影電路圖案。製程中，精密感測器即時偵測每顆晶片的偏移量（X/Y/旋轉），電腦即時計算並“刻意扭曲變形”投影的數位電路圖案，讓RDL線路完美吻合已偏移的晶片坐標。這一“動態適應性圖案化”（Adaptive Patterning）技術，宛如一位精準的藝術家，根據畫布的細微變形即時調整筆觸，確保微米級對位精度（overlay accuracy ≤±0.3μm）。Nikon結合半導體與平板顯示（FPD）光刻經驗，多鏡頭與高速載台技術更讓面板級產能達每小時數十片，經濟效益顯著。
TGV + Buffer Layer的完整示意與電學優勢
回顧附圖的導通電路路徑示意（Electrical Path）：Top RDL（輸入端）經金屬電阻Rmetal，通過TGV銅柱（Via），再接至Bottom RDL（輸出端），形成低阻抗導通路徑（Low Resistance Path）。Buffer Layer不僅緩衝機械應力，還作為介電層（Dielectric Layer）提升絕緣性。整體益處一目瞭然：
* TGV塞滿銅大幅降低電阻，提升功率效率與訊號速度
* Buffer Layer（SiO₂/SiNₓ或PI）緩衝應力與擴散，防止銅離子遷移與玻璃碎裂。
* 上下RDL導通電路完整，支援高密度互聯。
* 適用於CoPoS高密度3D IC整合，解決AI晶片散熱、翹曲與尺寸瓶頸。
這些技術讓玻璃基板在CoPoS中展現壓倒性優勢：比傳統有機基板更平整、CTE更可控、熱穩定性更佳。TSMC預計2026年建立CoPoS試產線，2027-2028年小量試產，2028-2029年量產，搭配310×310mm乃至更大面板，徹底突破CoWoS的物理極限。
產業影響與未來展望
CoPoS的成功，不僅是TSMC一家的勝利，更是整個供應鏈的躍進。TGV雷射鑽孔、銅電鍍、Buffer Layer鍍膜、面板級RDL裝置以及新型膠體材料，都將迎來爆炸性需求。玻璃基材供應商（如NEG、Corning）、裝置商（如Nikon）與材料廠（如Eternal Materials）將成為新星。對AI產業而言，這意味著更大規模的GPU、HBM堆疊、更低功耗與更高運算密度，加速大模型訓練與邊緣運算。NVIDIA等大廠已表達對CoPoS的強烈興趣，預示下一代AI加速器將全面擁抱玻璃基板。
回顧歷史，半導體每一次突破都源自對物理極限的挑戰：從平面電晶體到FinFET，從矽中介層到玻璃TGV，人類總能在看似不可能的約束中開闢新路。CoPoS的兩大問題解決方案——玻璃CTE客制化、Buffer Layer應力吸收、填料鎖定晶片與Nikon數位補償——正是這種智慧的結晶。它們不僅解決了翹曲與偏移，更為未來CoWoP、CPO（Co-Packaged Optics）與更先進3D堆疊奠定基礎。
展望2030年，當數十兆電晶體在玻璃面板上無縫互聯時，我們將見證運算能力的又一次指數級躍升。CoWoS到CoPoS的轉變，證明技術演進永無止境：每一次材料與製程的微小創新，都能匯聚成改變世界的洪流。這正是半導體產業最迷人之處——在物理定律的邊界，工程師以智慧與堅持，持續拓展人類文明的疆域。 (未來半導體)