2026年，一個由中國企業命名的定律，正在全球半導體界引發一場“巨震”。
當西方產業界還在為“摩爾定律是否走到盡頭”而爭論不休時，華為技術有限公司董事、半導體業務部總裁何庭波，在國際電路系統研討會（ISCAS 2026）上發佈了一個全新的技術演進方向——“韜(τ)定律”。
在晶片產業中，傳統晶片技術演進的核心邏輯是將電晶體越做越小，但這條路正逼近物理和經濟的雙重極限。而華為此次公佈的定律則是將晶片發展的關注焦點從傳統的“幾何空間縮微”（把電晶體做小）轉向了“時間縮微”（把訊號傳輸時間縮短），通過邏輯折疊等技術，實現半導體與電子系統的持續演進。
過去六年，華為基於這一思路設計並量產了381款晶片。今年秋季，首款完整採用邏輯折疊技術的麒麟晶片將面世。華為預計，到2031年，基於韜(τ)定律的高端晶片電晶體密度將達到1.4奈米製程的同等水平。
但一個更尖銳的問題也擺在了行業面前：韜(τ)定律到底是一個真正的“新定律”，還是在技術受限下的自救行銷？
“關鍵點並不在於韜(τ)定律是否真的成為摩爾定律層面上的一個新‘定律’。”一位業內的分析人士表示，韜(τ)定律比起替代摩爾，更重要的訊號在於它首次打破了“唯製程論”的桎梏，為產業打開了另外一條可能的發展路徑，雖然依舊挑戰重重。
摩爾定律的替代品？
過去半個多世紀，摩爾定律驅動著半導體產業的進步。它的核心是幾何縮微：每18至24個月，電晶體密度翻一番，性能提升，成本下降。但現在的半導體產業，想要繼續依靠縮小尺寸換取性能提升，已經越來越難。
5月25日，何庭波在一篇署名論文《多層電子系統的時間縮微理論》中提到，在大部分歷史中，半導體產業只有一件事要做：把電晶體做得更小，但在7nm之後，純尺寸縮微的回報已經趨於平緩。掩模成本、EUV折舊和設計規則複雜性已將2nm節點的前沿晶片設計預算推至超過十億美元。
華為提出的“韜(τ)定律”，核心本質在於不再依賴幾何尺寸的縮小，而是通過在器件、電路、晶片、系統等各個層面，壓縮有效常數τ來實現。
“所有的晶片，他們共同的工作就是搬運資料。之前幾何尺度上的最佳化，主要是用更好的光刻機列印更高密度的電子通路加快。但是現在電子通路的寬度已經跟在上面跑的這個車差不多了，所以會出現漏電以及丟資料的情況，其實就是摩爾定律遇到瓶頸了。”華為一名內部人士對記者表示，時間尺度上的最佳化，舉例來說就像電訊號在晶片介質上的傳播速度只有它在真空中的50%，但只要在材料學上有突破，換介電係數更好的材料，那麼就有提升空間。
但尋求後摩爾時代下的替代方案，華為並不是第一家。此前，輝達也在系統整合上加大投入，包括NVLink、NVSwitch、CoWoS封裝、HBM整合、軟體生態系統，以及機架級架構。AMD追求小晶片（chiplet）和先進封裝技術，英特爾的Foveros和台積電的SoIC，也代表了各自在垂直整合和三維堆疊方面的努力。蘋果的M系列晶片的成功，很大程度上歸功於記憶體的本地化以及硬體與軟體的垂直整合。
“3D堆疊、混合鍵合、光替代銅等，台積電等半導體企業其實都已經在做了。”上海財經大學特聘教授胡延平在一篇署名文章中表示，業界討論過程中的疑問主要集中在三點：第一點，“韜(τ)定律”是一條與眾不同的新路，還是其實大家都會走的路；第二點，這是一條漸進、最佳化、改良的路，還是一個全新的體系；第三點，這是在換道超車，還是需要攻克更多的基本難關。
他認為，儘管已經有數學測算，但“韜(τ)定律”目前還不是嚴格意義上的半導體領域的發展定律，只是根據實踐提煉出來的測算理論，以及對未來的系統判斷和發展預期，和摩爾定律短時間內也無法相提並論。但是從製程延緩、計算架構在變、新的計算系統時空觀正在形成等角度來看，“韜(τ)定律”成為定律也不是一點可能都沒有。
“製程方面沒有亙古不變的定律，能持續有效個十來年就不錯了。AI算力需求持續井噴當前，對計算的需求不僅僅在於提高電晶體密度、提升能效比，還包括必須面向SICAS未來架構的加速演進。”胡延平表示，半導體產業的確處在發展歷程的重要拐點，這個拐點必須有人發出拐彎訊號，有企業做出拐彎動作。走出馮·諾伊曼架構、三進制、類腦計算、光計算、量子計算等不同方向業界都在向前走。包括華為在內的企業，不會停留在路徑依賴裡。
在何庭波提交的論文中，提到晶片在速度性能方面取得的相當一部分收益，並不是通過新的光刻工藝步驟獲得的，而是通過在三維空間中對邏輯分佈進行拓撲重組實現的，且該方向可持續。這種方式就像是“將平房升級為摩天大樓”，傳統的晶片設計是2D平面的，訊號在幾百億個“門限開關”（電晶體）之間穿行，但在摩天大樓中，原本需要長距離水平傳輸的訊號，現在可以“坐電梯”垂直穿越，物理距離被急劇縮短。
這與摩爾定律有著本質不同，因為驅動技術的力量不再是製程的追趕以及單一的光刻節點的突破，而是依賴於在器件、電路、晶片、系統四個層面系統性。正是這種多維度的根本性轉變，讓半導體產業不得不重新審視未來的演進方向。
產業影響幾何？
當遊戲規則從“幾何空間”變為“時間系統”時，牌桌上的玩家們也在開始擔心是否會面臨一次殘酷的洗牌。在採訪中，部分人士對記者表示，這裡面有機會，也有挑戰。
對於行業而言，韜(τ)定律下，封裝技術、新材料、互連架構、系統軟體協同設計等過去被視為“配角”的領域，逐步站到了關鍵位置。任何一家公司，如果能在系統層級設計上實現創新，例如通過先進的3D堆疊、片間互聯協議來有效壓縮τ值，就有可能在性能上超越採用更先進但成本高昂製程的對手。
這無疑為具備強大系統整合能力的公司，以及中國眾多初創的Chiplet和先進封裝公司，打開了新的機會窗口。
“在無法獲得最先進EUV和領先代工廠服務的情況下，反而讓華為卸下了包袱。事實證明，不依賴最先進節點，通過系統級的時間最佳化，同樣可以實現代際性能提升。這直接挑戰了前者賴以生存的競爭優勢基石。”半導體行業的一位資深人士對記者表示，靠摩爾定律成功的公司，組織架構、人才儲備、技術積累和資本配置都是圍繞“工藝節點”展開的，擅長的是“把一個功能做到極致”，而τ定律要求的是全端能力。
何庭波在演講中也在反覆強調從器件到系統的協同最佳化，華為的“統一匯流排（UB）”、“HiONE光互聯引擎”、“系統折疊”等，無一不是系統級的工程。
但也有產業鏈企業表現出了擔憂。一位半導體上游裝置相關負責人對記者表示：目前該理論短期內產業影響有限，但若後續技術路徑推進至1奈米以下製程，行業將迎來嚴峻挑戰。
“華為這套技術方案，是在缺失頂尖光刻機的前提下，依託架構、演算法等軟性技術實現性能等效對標，但該模式無法替代硬體層面的技術攻堅。”上述人士表示，中國外晶片企業發展處境差異顯著，海外廠商可借力台積電、三星等先進製程資源，中國企業發展阻力更大，行業發展仍有賴於軟硬體領域同步實現技術突破。
此外，理論從提出到成為產業共識，都必然伴隨著巨大的風險和現實挑戰。摩爾定律之所以成功，不僅僅是因為電晶體密度的提升，更是因為這些改進伴隨著經濟上可擴展的製造工藝。τ定律目前更像是一個卓越的系統工程學原則，但尚未被證明是一條通用的、普適的經濟學法則。當需要大規模量產數百萬乃至數千萬片晶片，並承受消費級市場的成本壓力時，τ縮微的經濟帳是否能算得過來，仍是巨大未知數。
“韜(τ)定律意味著難度係數在一定程度上更大了。”胡延平表示，裝置、製程、工藝、良率乃至散熱以及EDA等基礎層面的挑戰與自我挑戰並存。這一定律不是遙遙領先式的官宣，而是對打法的一次融合提煉，對未來的一次勇敢預期，對體系的一次全面拓新。
不過，在他看來，先進製程正在變成“不是唯一”，且製程本身在放緩，從時間角度給了中國國產晶片、新的計算體系以創新空間。
儘管前路漫漫，荊棘密佈，但華為也在用自身的案例來說明這一定律的可行性。何庭波在論文中給出了一組資料，2020年5月至2026年5月期間，華為半導體設計並量產了381顆晶片，服務於移動、AI、汽車、工業和基礎設施市場。在整個產品組合中，τ縮微論點經受住了考驗。2029年，CPU性能核心頻率預計將邁向4GHz及以上，麒麟SoC效率預計在三到五年內在典型使用下將提升1倍以上，AI硬體整合度預計到2035年將增長100倍以上。
她表示，“韜(τ)定律”正在向行業戰略家和資本配置者表明，下一筆投資應跟隨τ而非節點，產品競爭力不再完全依賴頂尖光刻工藝，晶片封裝、記憶體頻寬、互聯架構的戰略地位，已比肩昔日先進邏輯製程。
對於在成長過程中將“摩爾定律”等同於“進步”的一代工程師而言，這是一個困難的轉變。“幾何時代事實上已經結束，否認這一事實不是可行的策略。通過縮微實現加速的時代正在讓位於通過多層電子系統的τ最佳化實現加速的時代。”何庭波說。
她在論文的最後對產業界發出了號召，並表示未來六至十年，以τ作為核心研發目標的企業、科研團隊與產業生態，將主導後續十年的計算產業發展格局。
“未來十年技術發展框架已然清晰，仍存在諸多待解難題，僅憑單一企業無法攻克。工具鏈、行業標準、性能基準、器件物理、商業模型等領域，都需要全行業協同共創。”何庭波說。 (第一財經資訊)