你也被“華為發表‘韜(τ)定律’”的消息刷屏了麼？
今天上午，國際電路與系統研討會在上海舉行。華為公司董事、半導體業務部副總裁何庭波發表演講，正式發表“韜（τ）定律”。隨後，何庭波關於“韜（τ）定律”的系統闡釋文章《A Time Scaling Theory for Multi-Layer Electronic Systems（多層電子系統的時間縮放理論）》發表在中國科學院科技論文預發佈平台。
研讀完這篇文章，記者發現：“韜（τ）定律”的提出將對中國半導體產業格局帶來顛覆性的影響。本篇文章有點長，我們將用大白話詳細解讀何庭波的這篇論文，同時解釋這個理論的推出將如何影響中國半導體產業發展格局。如果你能耐心讀完，相信一定有所收穫。
01 “韜（τ）定律” 提出，源自摩爾定律放緩
在過去大半個世紀裡，全球半導體產業就像坐在一輛由“摩爾定律”駕駛的高速列車上。列車的換擋油門很簡單：把電晶體做得更小、更密。摩爾定律的這句話業內人士估計都聽到耳朵起繭子了——當價格不變時，積體電路上可容納的電晶體數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。
而這套指導了半導體產業半個多世紀的“舊時代”規則，正在放緩。何庭波在論文的開篇便一針見血地指出了當前全球半導體行業面臨的三個殘酷現實（物理與經濟的雙重撞牆）：
1. 物理收益趨平：電晶體的尺寸已經快縮小到原子的物理極限了，現在費盡九牛二虎之力把它做小，性能的提升卻微乎其微。
2. “鈔能力”開始失效：以前研發新工藝省錢，現在設計一顆最先進的頂尖晶片，研發預算居然要超過10億美元！ 研發、採用新工藝的性價比正在降低。
3. 越小反而越貴：過去是工藝越先進，單個電晶體越便宜；現在倒過來了，工藝越先進，單個電晶體的造價不降反升。
對於中國半導體產業而言，在外部地緣政治限制、無法輕易拿到最先進光刻機的現實下，這個幾何尺寸的“物理牆”來得更早、更猛烈。
“韜（T）定律”的提出，從根本上便是為瞭解決一個核心問題：摩爾定律面臨失效，整個產業該以什麼為指導性能提升的核心指標？
為回答這個問題，何庭波選擇了一條以時間為指標的最佳化道路。
何庭波提出，未來衡量晶片和系統進步的首要指標，不再是“它是幾奈米”，而是“它完成一項任務需要多少時間。這就是τ縮放定律（簡稱“韜定律”），其中τ是物理學中代表“時間常數”的希臘字母。
02 詳解“韜定律”，優越性何在？
要成為指導全行業發展的一條定律，首先要實現的，便是定律的普適性。
而“韜定律”，是一個橫跨了“十二個數量級”的全能總指揮棒。
如果把計算基礎設施從微觀到宏觀剖解開，那麼一套計算基礎設施大致可分成電晶體級、電路層級、晶片級、系統/資料中心級幾個層次。而一個任務的完成時間與每個層級的性能和表現都息息相關。
這就是“韜定律”的魅力所在：原本晶片性能代際提升只是電晶體層的事情，整個半導體產業的發展決定權在於台積電這樣的製造企業。而現在，在這套追求更低任務完成時間的評價體系中，每一個層級的從業者/部門，擁有了同樣的任務：更快。
這個時間常數“τ”，在不同層級所表示的數字不一樣。最微觀的底層，它可以是單個電晶體切換一次電訊號所花的幾皮秒（10⁻¹² 秒）；在最中間的晶片層，它可以是處理器去快取拿資料所花的幾納秒（10⁻⁹ 秒）或微秒（10⁻⁶ 秒）；在最宏觀的頂層，它可以是整個 AI 資料中心協同處理完一個超大模型計算任務並做出響應所花的幾秒鐘（1 秒）。
以前，晶片產業鏈是個“冷漠社區”。做代工的只管把電晶體做小，畫電路圖的只管布線，做軟體系統的只管寫程式碼，大家語言不通。現在，τ定律強行把所有人拉到同一個帳本前：全部用時間單位來算帳。工藝專家省下的5皮秒，和架構師、軟體專家省下的5皮秒，在總帳本裡的權重一模一樣。
在這樣的規則的牽引下，產業鏈的運作方式將轉變為：
那一層堵，我們就在那一層給系統“擠時間”。 這種用“時間”定義“性能”的全新全域思維，就是τ定律的核心靈魂。
03 “韜定律”如何幫助晶片變強？
盯著“時間變短”，怎麼就能讓晶片性能變強呢？
摩爾定律與晶片性能之間的關係很容易理解。電晶體更小了，晶片單位面積內電晶體更多了，自然性能更強了。
而現在，在“韜定律”的指導下，為什麼更少的任務執行階段間，會對應著產品性能更強的結果呢？
這是個數學問題。
舉個例子：我們平時買手機、買伺服器，CPU核心頻率（比如 3.0 GHz）是一個非常重要的判斷晶片性能的指標。
而剛剛我們討論的特徵時間常數“τ”，拆解到了晶片系統的四大核心層級中，便對應著很多具體的指標：
1. 在電晶體層 (τ_transistor- 皮秒級)：它代表單個電晶體由“開”到“關”切換一次訊號的時間。
2. 在電路層 (τ_circuit $ - 納秒級)：它代表訊號在微小的金屬導線和邏輯閘之間傳遞和充電消耗的時間（即所謂的RC傳播延遲）。
3. 在晶片層 (τ_chip - 微秒級)：它代表計算核心去旁邊的快取（SRAM）或大記憶體裡搬運資料所花的時間。
4. 在系統/資料中心級 (τ_system - 秒級)：它成千上萬顆晶片通過光纖、網路互相通訊，協同處理完一個龐大 AI 任務的響應時間。
晶片的時脈頻率（比如 3.1 GHz），代表晶片的“心臟”一秒鐘能跳動 31 億次。心臟跳一次的周期（處理一步計算的時間），就是頻率的倒數。
在設計晶片時，頻率往往被一條最慢、最長的導線卡死，這條路在工程上叫“關鍵路徑（Critical Path）”。不管別的路線跑得多快，時鐘必須等這條最慢的路走完，才能進行下一次跳動。
如果我們通過架構調整，把這條最慢路徑上的訊號通過時間（也就是電路層的特徵時間常數τ_circuit）狠狠壓縮，那晶片的“心臟”就不需要等那麼久了，它就可以跳得更快！
04 如何降低時間常數τ？
在講清楚基本原理之後，何庭波花了很大的篇幅來講述如何降低時間常數τ。
其中包括：LogicFolding（邏輯折疊技術），統一匯流排（Unified Bus），Hi-ONE 近封裝光學 I/O 技術等。
這些技術其實近幾年業界討論、實踐得都蠻多的，簡單解釋一下：
1.LogicFolding（邏輯折疊技術）
• 以前的傳統晶片（平房）：所有的電晶體和邏輯閘都平鋪在一個二維平面上（只有最底部一層是具有計算功能的“啟動層 Active Tier”）。如果兩個邏輯閘在平面上隔得遠，中間就得連一根很長的金屬導線。導線一長，寄生電阻和電容（RC延遲）就大，電訊號走得慢，還特別耗電。
• LogicFolding 邏輯折疊（蓋樓房）：華為放棄了平面假設。他們把晶片“折疊”起來，蓋成了多層的三維樓房。原本在平面上相隔很遠的兩個邏輯閘，被重新安排：一個放“一樓”，另一個直接放它頭頂的“二樓”。
“一樓”和“二樓”之間，通過混合鍵合（Hybrid Bonding）技術實現“通訊”。這種技術要求把兩片晶圓的表面磨得像鏡子一樣平（達到原子級平整度），然後讓上下的銅接點實現分子級的融合。通過超細微間距的混合鍵合，在上下兩層晶片之間打通無數個垂直的“電梯通道”。因為訊號從一樓到二樓走的是“垂直電梯”，物理距離縮短了30%以上。導線變短，電阻和電容暴跌，電路層的時間常數 $\tau_{\text{circuit}}$ 被強行壓縮。
論文中以 Kirin 2026（麒麟2026晶片） 為例，在工藝節點完全沒變的情況下：
單位平面面積內的電晶體數量從 1.55 億直接拉升到了 2.38 億每平方毫米（大幅提升 55%）。
在資料中心層面，何庭波提出了如下方案：
2.統一匯流排（Unified Bus）
在傳統體系下，伺服器 A 的晶片要跟伺服器 B 的晶片聊天，資料要跨越 PCIe 匯流排、打包成網路協議、走光纖、再解包，好比跨國運貨還要辦簽證，效率極低。
華為的 Unified Bus 引入了“記憶體語義（Memory-semantic）”。大白話就是：打破伺服器之間的“行政主權邊界”。在系統眼裡，整個叢集幾萬顆晶片的記憶體被拍平了，共享同一個實體位址空間。隔壁伺服器的記憶體，晶片要拿資料直接去讀寫實體位址即可，連協議包裝都省了。
這一改，跨節點獲取資料的時間從過去的幾十微秒，直接暴跌到了150納秒以下。多台分離的伺服器在邏輯上被合併成了一顆“巨大的虛擬單體晶片”。
3.Hi-ONE 近封裝光學 I/O ——用光速代替電速
資料量太大時，傳統的銅導線傳電訊號不僅發熱恐怖，而且衰減嚴重。
華為的解法是“電退光進”。他們研發了 Hi-ONE 技術，把微型的矽光子收發器（把電變成光、光變成電的零件）直接貼在 AI 核心晶片的家門口（近封裝）。資料一出計算核心，立刻變成一束雷射通過光纖射出去。
4.邊緣至表面3D折疊（Edge-to-Surface 3D Folding）
主機板上不再是平鋪晶片，而是像玩“俄羅斯方塊”一樣，在三維立體空間裡將加速晶片、儲存晶片、光通訊模組進行瘋狂的縱向堆疊與巢狀，讓彼此靠得更近，將空間距離壓榨到極限。
通過這三項技術的聯合轟炸，何庭波在論文中給出了一個震撼的行業預測：預計到 2035 年，AI 硬體系統的整合度（在特定體積內發揮出的算力和儲存密度）將實現 100 倍以上的增長！
05 產業鏈痛苦重構：τ原生EDA工具鏈是關鍵
看到這裡，很多人可能會熱血沸騰，覺得我們馬上就能實現反超了。但我們必須看到硬幣的另一面：要讓τ定律方案真正轉起來，產業鏈需要經歷一場痛苦的重構。
其中最難啃的骨頭，就是論文中提到的EDA（電子設計自動化）工具鏈。
以往設計晶片的軟體工具（EDA）都是在二維孤島下運行的。團隊A負責平面布線，畫完交給團隊B，最後交給團隊C去算散熱。如果團隊C發現幾層電晶體疊在一起發熱太厲害、會把晶片燒糊（破壞性熱點），那麼整個項目將可能面臨推倒重來的風險。
而在τ定律時代，這種生產方式將從原生設計自動化環境開始重構。這個新型工具鏈最大的特色是“跨層三維空間協同最佳化”。也就是說，工程師在軟體裡畫下第一筆電路時，軟體就會在三維空間裡同時計算三件事：
1. 電路怎麼走訊號最快（電學約束）；
2. 怎麼疊最不容易燒壞（熱學物理場）；
3. 這樣的硬體層配什麼樣的大模型演算法最省時間（演算法約束）。
不僅如此，產業鏈的合作方式也將迎來重構：晶片設計企業、代工企業和封裝企業將走向“全端一體化融合”。系統廠商在剛提出大模型需求時，就得把晶片設計商、封裝廠、裝置商叫到一張桌子上，共享底層的物理和熱學參數，聯合設計。
06 中國晶片產業的戰略突圍宣言
讀完全篇論文，我們終於可以回過頭來，審視這篇論文隱藏在技術術語背後的“潛台詞”和宏大戰略意圖。
西方在幾何縮放（光刻機）路線上跑了60年，構築了極其堅固的專利和裝置壁壘。如果我們一味地在別人的賽道上死磕“1奈米、2奈米”，不僅面臨難以踰越的裝置大山，更是在用自己的短板去硬碰別人的長板。
何庭波在 2026 年發表的這篇 τ縮放理論，實際上是中國半導體產業的一份“自立新路線的獨立宣言”。
它明確告訴全行業：當幾何尺寸的紅利到頭，或者路被堵死的時候，我們完全可以用“系統工程的整合能力”去避險、戰勝“單一單體晶片的工藝短板”。
以時空換幾何，以系統贏單點。
對於習慣了傳統 2D 晶片設計的工程師和資本而言，這場向 3D、向跨層協同的轉型充滿了痛苦和未知。這些願景的實現也需要產業界上下游的共同參與。
就像何庭波在文章最後所提到的那樣：“大量開放問題，無單一組織可獨立解決——工具鏈、標準、基準、器件物理、經濟模型均需跨界協作。”
“本文既是一線實踐報告，也是產業邀請。前路充滿挑戰，但方向明確無誤。 ”何庭波說。 (中國電子報)