用“繞過封鎖”的舊尺子，無法全面衡量評估一份“找到一個解法”的新答卷
5月25日，華為半導體總裁何庭波發佈的“韜(τ)定律”，震動半導體界和資本市場。
這次發佈，回應了六年前華為創始人任正非的公開表態。2020年，華為被列入實體清單，幾乎從來不公開露面的任正非在當年頻繁接受中外媒體採訪，多次提到基礎研究，基礎教育，數學、物理，這些離當時幾乎接近斷供的華為公司其實很遠。
面對巨大危機，企業的本能反應往往是向外界傳遞立即可見的自救訊號——調整供應鏈、爭取政策支援、發佈替代方案。這些措施短期、即時，能夠有效穩定內部軍心和外界信心。任正非反覆強調的基礎研究命題，當時看來多少有點“不明覺厲”“遠水不解近渴”。
六年後回看，戰略和戰術閉環了。
5月25日，何庭波對我們說，華為內部有兩個“十年判斷”：第一，摩爾定律未來十年內將“撞牆”——即便沒有外部封鎖，先進製程的經濟與物理極限也會成為半導體全行業的共同約束；第二，2020年華為內部預判，邏輯折疊這一技術路徑需要十年才能取得突破。
實際進展比預想要快，何庭波團隊六年就做出成果。
何庭波，華為半導體業務部總裁、華為科學家委員會主任。2019年底，她在一封致海思全體員工內部信中提到，“今後的路，不會再有另一個十年來打造備胎然後再換胎了，緩衝區已經消失，每一個新產品一出生，將必須同步‘科技自立’方案。”
何庭波說，過去六年，她有過沮喪的時候。當先進製程的路徑被外力鎖死，而摩爾定律本身又正在全球範圍內撞上經濟與物理的雙重高牆，研究方向一度被逼入死胡同。
如何在半導體工藝製程難以突破的情況下，實現代際性能提升？轉機來自一座2000多年前的水利工程——都江堰。最難的時候，何庭波帶著團隊到都江堰散心。
沒有電，沒有圖靈力學，沒有現代機械，古人僅憑對“山、水、勢”的洞察，以無壩引水實現了自動分流、排沙、控流。她突然意識到：當外部約束無法改變，解決問題的關鍵不在於等待條件變好，而在於“要重新看這些（可利用的）條件，解決問題。”
“即便沒有出口管制，摩爾定律未來十年也將成為所有人的約束。華為只是提前在這個約束下工作。”何庭波反覆強調一個更深層的產業現實：晶片製程來到7nm（奈米）之後，每一代製程的設計成本、晶圓成本指數級攀升，單位電晶體成本下降的速度已不可逆轉地放緩。先進製程的經濟普惠性正在終結，換言之，全球半導體行業本就站在範式轉移的門口。華為不過是因封鎖而被提前推過了門檻。
“產業的必然”與“華為的緊迫”疊加效應，構成了韜定律誕生的雙重底色。
事實上，它更接近一份針對後摩爾時代的通用解題框架。這份框架是由一家被斷供的中國公司率先拿出，並且已經用381款量產晶片完成了可行性驗證。何庭波在演講後的溝通中強調：“如果今天依然能夠獲得最先進的EUV光刻機，我們是否還會走這條路？答案是不一定。但歷史沒有如果。恰恰是失去了選擇權，讓我們提前十年撞上了那個所有玩家最終都要面對的問題。”
產業的必然，華為的緊迫
即便沒有封鎖，摩爾定律也將在十年內撞牆，華為只是提前失去了選擇權
在何庭波看來，7nm之後，半導體先進製程的經濟基礎正在發生變化。
過去40年，摩爾定律之所以能夠持續推動整個半導體產業發展，並不僅僅因為電晶體數量持續增長。更重要的是，電晶體密度提升的速度長期快於製造成本上升的速度。這意味著，雖然晶片製造成本會增加，但單位電晶體成本仍在持續下降，技術進步所釋放出的成本紅利，能夠被整個產業鏈與消費者共享。
“過去摩爾定律最大的優勢，是能不斷把技術進步帶來的紅利分享給整個產業界。但今天，先進製程本身已經越來越難繼續釋放這種紅利。”何庭波說。
她認為，在這種情況下，繼續依賴幾何縮微提升性能，將不可避免地進入“成本持續上升”的路徑。相比之下，τ（韜）定律並不單純依賴更昂貴的先進電晶體，而是通過邏輯折疊技術手段，提升電晶體密度，實現器件、電路、晶片和系統的延遲和性能最佳化，從而實現半導體與電子系統的持續演進。
摩爾定律近三年帶來的經濟收益在逐漸放緩。這也是目前半導體行業公認的一個問題。半導體行業近五年有大量學術研究。
國際頂級學術期刊《科學》2020年6月刊載了麻省理工學院教授、圖靈獎得主查爾斯·E·萊瑟森（Charles E. Leiserson）和輝達、微軟等研究員共同發表的一篇論文——《摩爾定律之後，什麼將驅動計算性能繼續提升？》（《There’s Plenty of Room at the Top: What Will Drive Computer Performance after Moore’s Law?》）。
這篇論文的核心觀點是，“後摩爾時代”計算性能的提升，將越來越依賴軟體、演算法、系統架構與專用硬體協同最佳化，而不再主要依賴電晶體尺寸持續縮小。
和上述觀點類似，華為內部的判斷是，摩爾定律將在十年後“撞牆”。
雖然先進製程仍然能夠持續提升電晶體密度、性能與能效，但每一代製程節點所需要付出的設計成本、製造成本與資本開支正在快速上升。尤其是在半導體工藝進入5nm、3nm乃至2nm階段後，先進製程的成本在顯著提高。
國際半導體諮詢機構IBS（International Business Strategies）2022年資料顯示，7nm晶片設計成本約為2.49億美元，5nm約為4.49億美元，3nm約為5.81億美元，2nm約為7.25億美元。
國際半導體智庫安全與新興技術中心（CSET，Center for Security and Emerging Technology）研究顯示，台積電7nm 300mm晶圓成本約為9346美元，5nm約為16988美元。國際半導體市場調研機構 TrendForce資料則顯示，3nm晶圓價格已達到約2.5萬—2.7萬美元，2nm約為3萬美元。
摩爾定律過去的性能提升與單位成本同步下降的行業普惠效應，正在不可逆轉地持續減弱。進入先進製程時代後，只有少數頭部晶圓代工廠，以及蘋果、輝達等少數能夠承擔下一代晶片研發與量產成本的科技公司，仍能持續享受先進製程帶來的性能與能效紅利。
只是對華為來說，這件事情來得更早。2019年被列入“實體清單”後，華為被迫開始嘗試尋找另一條路線——不再只是追求單位面積內電晶體數量的增加，而是通過降低系統中的“時間成本”繼續提升性能。在這種背景下，韜(τ)定律誕生了。
需要釐清的一個理論事實是，韜（τ，也就是tau，也被稱為時間常數）這一概念並不是華為首次提出。
在電子學與半導體領域，τ長期被用於描述電路中的時間延遲，以及RC（電阻、電容）特性對訊號傳播速度的影響。過去幾十年，圍繞降低時間延遲，半導體行業已經積累了大量研究，包括互連最佳化、時序最佳化、先進封裝、近距通訊、非同步計算與資料流架構等方向。它們的共同目標，都是降低資訊在器件、電路、晶片與系統中的傳播時間成本。
多位晶片工程師對我們提到了他們對韜(τ)定律的看法。他們提到，以降低時間延遲為核心的最佳化思路在行業內並非全新概念。此前，HBM（高頻寬記憶體）的3D堆疊、AMD倡導的混合鍵合（Hybrid Bonding）等技術，已經在不同程度上實踐了這一方向。
一位晶片工程師提到，HBM在垂直方向上堆疊多個DRAM（動態隨機存取儲存器）重疊封裝的3D技術、AMD公司現在倡導Hybird Bonding（混合鍵合，通過銅對銅直接金屬連接與二氧化矽等介電材料）都採取了類似思路。
不過，在摩爾定律長期持續有效的階段，這些技術更多被視為工藝製程下降的輔助最佳化，並不是產業演進的核心主線。華為的特殊之處在於，第一次提出要把“韜(τ)定律”作為演化主要方向。
2019年被列入實體清單後，面臨全面斷供的華為公司不得不嘗試另一條路線——不再只追求單位面積內電晶體數量的增加，而是通過降低系統中的“時間成本”繼續提升性能。
韜(τ)定律始於晶片又不止於晶片。何庭波尤其強調韜(τ)定律帶來“Cost Effective”（經濟性）。它不依賴於EUV等先進製程，而是通過器件、電路、晶片、系統等各層級的時間常數最佳化，降低對高成本製造工具的依賴。
它的完整設想是，從電晶體、電路、晶片、系統等各個方面把“降低τ”作為統一最佳化目標。具體來說，在電晶體層降低開關延遲，在電路層降低RC傳播延遲，在晶片層降低計算與訪問延遲，在系統層降低同步與通訊延遲。
因此，韜(τ)定律還被運用在更大的計算系統內——它包括超節點甚至是算力叢集。
計算始於晶片電晶體的電流和資料傳輸。數千億個電晶體被蝕刻在一枚晶片上，它們控制訊號開關。一枚晶片再通過封裝技術與HBM等器件連接在一起。數十枚晶片被部署進一個伺服器機櫃，多個機櫃組成一個超節點，成百上千個超節點進一步連接成大規模算力叢集。從電晶體的訊號傳輸，到算力叢集的高效吞吐Token（詞元），整個過程本質上都是在縮短資料與資訊的傳輸時間。
算力，早已經不只是通過晶片這個單點提升，而是需要依靠系統工程才能全面提升。
為什麼是麒麟晶片？
手機晶片單位面積和功耗預算極為有限，物理約束使手機SoC的設計難度遠高於AI算力晶片。如果麒麟能做到，將是最好的驗證
華為手機中搭載的麒麟系列晶片是最早用邏輯折疊改造的晶片之一。2026年下半年將在華為旗艦手機上搭載的麒麟2026就是基於韜(τ)定律改造的晶片，它已經實現了量產。
根據華為方面披露的資訊，麒麟2026電晶體密度提升53%，主頻提升接近13%。
何庭波在中國科學院科技論文預發佈平台上發表的署名論文《多層電子系統的時間縮微理論》（A Time Scaling Theory for Multi-Layer Electronic Systems）顯示，麒麟2026的性能提升，過去需要“三年的幾何縮微”才能實現。
在這篇論文中，何庭波給出了麒麟系列晶片未來幾年的路線圖——麒麟CPU性能核心頻率正從過去依賴平面（Planar）架構的小幅提升，轉向依賴LogicFolding（邏輯折疊）的三維整合路線。
2023年-2025年，麒麟9000s、麒麟9020與麒麟9030 Pro主頻分別為2.6GHz、2.65GHz與2.75GHz。但從2026年開始，採用邏輯折疊技術的麒麟晶片主頻預計將提升至3.1GHz，並在2029年進一步邁向4GHz。
華為官方目前並沒有披露這些晶片未來所對應的工藝製程。
但華為相關人士對我們表示，在不單純依賴傳統幾何縮微的情況下，麒麟晶片的性能與能效比仍在繼續提升。但是和傳統工藝製程直接對比，並不符合韜(τ)定律的發展路徑。“降低τ”才是後續演進的關鍵。
按照何庭波的說法，“降低τ”的關鍵技術是邏輯折疊。
邏輯折疊，指的是把原本在一塊die（裸片）上展開的邏輯電路，重新切分在上下兩層裸片中進行高密度的邏輯設計。它需要關鍵路徑、時鐘樹、資料匯流排一起參與重新設計，進而讓兩層共同構成一個統一邏輯系統。
這種做法的核心目標是縮簡訊號傳播時間，而不只是增加封裝密度。它更接近於把一個邏輯系統折疊成立體結構，而不是簡單地把兩個晶片堆疊或連接。
何庭波認為，一個常見誤解是，把邏輯折疊和2.5D/3D封裝或其他技術混為一談。在她看來，Folding（折疊）與Stacking（堆疊）並不相同。堆疊更像是多個模組的封裝連接，而折疊則更像是將一個原本平面的邏輯系統，在三維空間中重新設計。
華為半導體首席科學家廖恆解釋，邏輯折疊的關鍵在於上下兩層die之間形成了高密度的垂直互聯。以麒麟2026晶片為例，華為在兩層die之間提供了約5000萬個連接，其中約500萬-1000萬個被用於訊號通訊，遠高於3D封裝中兩個die之間幾萬至幾十萬個連接的量級。
目前，當前行業主流2.5D/3D封裝的做法是先完成獨立晶片設計，再將不同裸片連接在一起。裸片之間的Hybrid Bonding（混合鍵合，在極小空間內實現極高密度、低功耗的三維晶片堆疊）間距通常在7微米-10微米。
但邏輯折疊通過約2微米的鍵合間距，以及極小的Gear Ratio（die內部金屬層互連尺度與die間鍵合尺度之間的比例），實現了接近晶片內部互聯等級的垂直連接，而不只是傳統意義上的封裝堆疊。
為了簡單說明邏輯折疊與傳統2.5D/3D封裝的差異，廖恆打了一個“電梯”的比方。
他把邏輯折疊上下兩層die之間的連接，形容成兩座城市之間的電梯系統。在當前主流2.5D/3D封裝技術中，兩層die之間通常只有幾萬到幾十萬個連接，類似於“兩座城市之間只有幾萬部電梯”。但在麒麟2026的邏輯折疊設計中，相當於兩座城市之間，擁有了500萬到1000萬部真正運送資訊的電梯。
一位半導體工程師提到，從目前華為披露的資訊來看，邏輯折疊的特色是，在於從電路布線與互連結構等多個層面，儘可能縮簡訊號在不同門電路之間的傳播路徑。
在傳統平面晶片中，如果兩個邏輯模組距離較遠，訊號就要經過更長的金屬走線，RC（電阻、電容）時延也會隨之增加。邏輯折疊看起來是將二維平面的電路結構轉向立體堆疊，通過垂直互聯替代部分長距離平面布線，這可以縮短關鍵路徑的訊號傳播時間。
他進一步解釋，如果這種最佳化能夠在大量基礎電路單元中持續實現，就意味著晶片內部可以不斷節省時間預算，逼近先進製程所帶來的部分性能收益。
那麼，邏輯折疊與傳統2.5D/3D封裝差異，在晶片製造的具體實踐上有那些實際差異？
我們查閱輝達官網瞭解到，輝達近兩年熱銷的GB200晶片系統由兩枚B200 GPU和一枚Grace CPU通過NVLink-C2C 高速互連和2.5D/3D混合封裝技術整合為一個超級晶片系統。其中B200晶片由兩塊完整的GPU die通過矽橋超高密度連接而成。
輝達GB200晶片和華為的麒麟2026晶片被用於完全不同的業務場景。前者被用於資料中心，後者被用於手機，兩者不能隨意混為一談。但在技術原理上可以對兩款晶片的die連接方式進行區分。
但目前各家披露的技術上看，輝達GB200晶片更像是通過先進封裝與高速互聯把兩個超大GPU拼接起來，華為的麒麟2026晶片更像是在邏輯系統上重新組織電路、時鐘樹與訊號路徑，讓上下兩層die共同構成一個統一邏輯系統。
需要強調的是，麒麟之前，華為已經基於“韜(τ)定律” 設計並量產了381款晶片，和它們不同，麒麟晶片是對外公開驗證的第一站，對於華為公司來說本質上是一次“壓力測試”。
用最難的晶片，接受最大面積的使用者驗證，這或許基於華為的三重戰略考量。
其一，以消費端高端旗艦產品的商業化落地，向上下游產業鏈、投資市場與行業生態釋放確定性訊號，最大化提振產業鏈和學界信心，加入新路線的研究和研發中；
其二，依託麒麟極限場景的打磨，將前期數百款晶片的量產經驗系統化、標準化，沉澱出一套可複製、可遷移、可通用的三維邏輯設計方法論，完成從單點技術突破到體系化工程能力的躍遷，為後續全品類晶片的性能升級與批次國產替代築牢核心工程底座；
其三，提前預埋產業生態迭代伏筆，牽引EDA工具、製造工藝、封裝測試、系統適配等整條產業鏈協同升級，為後續大規模、全方位的國產化替代與產業範式轉型鋪平道路。
簡單說，基於“韜(τ)定律”的新晶片設計路線，要完成從“技術備胎”到“產業新標準”的戰略升級，麒麟是最適合的公開驗證第一芯。
一家公司做不完，整個行業一起走
“韜(τ)定律”的真正意義，不在於它宣告了一個“換道超車”的神話，而在於它揭示了一個被封鎖提前催化，卻最終屬於整個產業的命題
“韜(τ)定律”從被提出，到被半導體行業普遍認可和接受還有很長的一段路要走。
華為內部的態度是，韜(τ)定律和邏輯折疊，不可能依靠單家公司完成，它需要工具鏈、製造鏈、封裝鏈、系統鏈共同演進，最終形成產業共識與生態協同。
何庭波的態度是，韜(τ)定律不是華為一家公司能完成的，未來十年“沒有一個公司能完成所有答案”，何庭波坦言，這需要學術界、工業界共同參與和探索。邏輯折疊並不只是封裝技術變化，它對晶片前端（Front End）與後端（Back End）的設計方法論（Design Methodology）都提出了新的要求。
過去六年，華為已經嘗試開發部分內部工具（In-house Tool），但距離成熟仍有很大空間。何庭波認為，“如果沒有整個Design Methodology，包括Tool Chain（工具鏈）的支援，是非常難以完成的。”因此，華為選擇在ISCAS 2026這個學術會議上公開這一技術路線，希望吸引更多學術界與產業界共同參與。
以EDA（電子設計自動化）工具為例，它是晶片設計必不可少的一環。
華為無線終端晶片及解決方案首席架構師黃勇甚至認為，邏輯折疊從理論或概念走向實際產品，整個工具鏈是最大的挑戰之一。
因為，傳統晶片設計長期建立在二維平面設計基礎之上，而邏輯折疊需要重新處理跨層邏輯劃分、時鐘樹、資料匯流排以及供電與熱管理等問題。
黃勇介紹，華為目前在傳統EDA能力之上，疊加內部自研工具、外部夥伴協作以及人工參與的工程方法，率先實現部分邏輯折疊收益。但如果想把邏輯折疊的“全部收益”拿出來，需要對傳統工具發生“Fundamental（根本性）改變”。
行業生態的吸引力則需要實戰成效驗證。一位半導體工程師表示，華為公佈韜(τ)定律之後，他仍持觀望態度，他希望看到下半年華為麒麟2006的實際性能表現。另一位半導體工程師的態度是，半導體工藝和製造的突破，一定都靠數量、時間堆出來的。
當我們問到，輝達的Nvlink 72晶片互聯技術、HBM垂直疊加多層DRAM等方式能否被認為是降低時間延遲時，廖恆認為，在過去50年間，降低時間延遲這個思路一直是存在且應用的。每一次有了新的節點的技術，都是改進了時間，這就是結果，但不代表技術本身的意圖就是為了改進這個時間。
廖恆強調，在傳統路徑下，每當行業想獲得更高性能時，第一反應永遠是幾何縮微。這已經形成了一種路徑慣性（Momentum Inertia）。但如果從指導原則層面，把時間作為核心目標去思考，會發現新的東西。因為當意圖變了，就會從不同角度去尋找解決方案。
解決問題的過程是整個產業共同努力的結果。世界上沒有任何一家公司或者任何一個超級科學家可以解決所有的問題。
廖恆認為，摩爾定律提出60年之後，半導體行業的問題並沒有結束。整個行業一直是摸著石頭過河，碰到一個問題解決一個問題。這是整個產業共同努力的結果。韜(τ)定律未來面對的情況也是類似的。
5月26日，北京大學積體電路學院團隊宣佈在面向邏輯折疊的“真3D”EDA方向取得關鍵突破，提出區別於傳統“贋3D”堆疊的真三維設計流程，支援標準單元級跨die劃分與三維空間協同最佳化，可顯著縮短線長、改善時序並最佳化散熱，直接補齊邏輯折疊從架構創新走向工程化、規模化最關鍵的工具鏈短板。
簡單說，北大團隊突破了適配華為邏輯折疊的專用設計工具，打破了傳統堆疊只能拼整塊晶片的侷限，現在能把晶片最基礎的電路單元自由拆分、立體排布，大幅提速、降延遲、最佳化散熱，補上了邏輯折疊技術大規模量產最缺的工具短板。
從2019年“備胎轉正”到2026年“韜定律公開”，華為的戰略重心完成了從“替代”到“定義”的位移。這種位移的本質，是在摩爾定律普惠性終結、先進製程經濟門檻持續抬升的產業拐點上，率先交出一份系統性的解題框架。
能否從“華為的路線”演進為“產業的標準”，取決於三個變數的協同演化：EDA工具鏈能否完成從2D到3D的根本性重構，設計方法論能否跨越平面時代的路徑依賴，以及產業鏈上下游是否願意在新坐標系中重新校準各自的技術路標。北大的EDA突破是一個積極的訊號，但距離形成完整的生態閉環，仍有大量工程空白需要填補。
當我們問到，學界和產業鏈對華為邏輯折疊技術的迭代支援，還有那些是需要去攻破，時間還有多久時，何庭波回答：“確實各個方向上都會有困難和挑戰，但這條路應該是通的，時間是我們的朋友。”——在半導體行業，這句話的另一種表述是：沒有捷徑，只有積累。 (財經雜誌)