一、為什麼這件事值得寫一篇長文
玻璃芯基板（glass core substrate）這幾年在先進封裝圈的熱度不用多說——相比傳統有機芯（CCL，銅箔壓合板），玻璃的高熱穩定性、低介電損耗、表面平整無翹曲，幾乎是給 AI 晶片、HBM 堆疊、CoWoS/EMIB 類封裝量身定做的平台。Intel 自己早在 2023–2024 年就多次在 Intel Vision / IMAPS 上放話要把玻璃芯推到量產。
但玻璃的麻煩也實在：脆，和 Cu 的 CTE 差太多，通孔（TGV）傳統做法是先鑽→側壁濺 Ru 做種子層→Cu 電鍍填孔。Ru 黏玻璃好、Cu 電阻低，這本是經典組合，可問題恰恰出在這：Ru 把 Cu 和玻璃"粘太死"，高溫工步裡 Cu 塑性變形 + CTE 失配的應力毫無緩衝地砸向玻璃，裂、崩、良率掉。再加上如果玻璃芯裡還要開腔嵌被動元件（電感/電容給 PD 用），電鍍時腔也會被 Cu 糊上——現有 HVM（高量產）方案基本是空白。
Intel 這份 2026-06-25 剛授權公開的美國專利 US 2026/0182405A1，核心就干兩件事：
TGV 無種子層（seedless TGV）——不用側壁 Ru，改把背面 RCC 銅箔當陰極從底向上電鍍，Cu 和玻璃側壁弱黏附，應力自己卸掉，玻璃不裂；
- 帶腔玻璃芯的三種防鍍方案——腔口掩模擋、腔敞著鍍完再蝕刻掉（可做散熱塞）、先填介電再鍍 TGV。
專利資訊：
專利號：US 2026/0182405 A1
- 標題：GLASS SUBSTRATE WITH CAVITY AND SEEDLESS THROUGH-GLASS VIAS
- 申請人：Intel Corporation（Santa Clara, CA）
- 發明人：Brandon Christian Marin 等 13 人（均屬 Intel 亞利桑那/鳳凰城團隊）
- 申請日：2024-12-24（Appl. No. 19/001,276）｜公開日：2026-06-25
下面拆透。
二、“傳統 TGV 為什麼會裂玻璃”
——這是理解本專利的鑰匙
配圖思路：這裡對應專利 FIG.1 系列的結構對照，後文詳述。
傳統工藝鏈（專利 [0016]–[0018] 段）：
- 玻璃芯鑽孔 → TGV 孔；
- 側壁沉積 Ru 種子層（≈ 黏玻璃好，比 Cu 直接黏強）；
- 以 Ru 為陰極 Cu 電鍍填孔；
- Ru 既當導電種子又當"黏結層"，Cu 填實。
應力路徑是這樣的（[0018]）：
製造中基板要過好幾輪高溫工步 → Cu 在 TGV 裡變形（CTE 失配 + Cu 自身塑性蠕變）→ Ru 把 Cu 和玻璃"焊死" → 應力全傳玻璃 → 玻璃裂。
業內補救辦法是在 TGV 側壁先鋪一層 應力吸收 liner（一般是薄介電），再上 Ru+Cu。但這就變成：鑽孔 → 介電 liner → Ru 種子 → Cu 電鍍，三層側壁處理，成本高、工步長，玻璃芯本來想省事結果更複雜。
Intel 這份專利的邏輯是反的：既然 Ru 黏太牢是禍首，那乾脆別在側壁上種 Ru——TGV 做成 seedless，Cu 填進去但和玻璃只是"松配合"（snug fit，弱黏附），Cu 變形時能在介面滑移卸應力，玻璃就不用扛。
但這裡有個工藝難題要解決：沒有側壁種子層，Cu 電鍍怎麼長？ 傳統電鍍必須側壁有連續導體當陰極，否則 Cu 長不上。Intel 的解法是——把"種子"挪到玻璃背面去。
三、核心工藝一：
腔口掩模法（Mask-over-Cavity）
對應專利 FIGS.3A–H，是最直觀的一種。
步驟重演（按專利 [0039]–[0054]）：
FIG.3A → 收一片玻璃芯 202（可理解為玻璃 panel / quarter panel）。
FIG.3B → 鑽腔 204 + TGV 孔 205（也可預成型收料）。
FIG.3C → 關鍵動作：玻璃芯底面貼 RCC（樹脂覆銅板，resin copper clad），樹脂 208 朝玻璃、銅箔 209 在外。樹脂負責黏玻璃，銅箔後面當陰極用。
FIG.3D → 腔 204 的正面貼一張掩模 212（干膜 DFR 之類），把腔口蓋住，TGV 孔不蓋。目的：後面電鍍時腔不被鍍上。
FIG.3E → 蝕掉 TGV 孔底的樹脂 208，露出底下銅箔 209。腔底樹脂被掩模 212 護住，不蝕。
FIG.3F → 背面銅箔 209 上再貼一張電鍍掩模 210，防止背面也長 Cu。
FIG.3G → 電鍍：銅箔 209 當陰極，Cu 陽極，TGV 孔從底向上長，填滿 → 得到 seedless TGV 206。側壁沒有 Ru，只有玻璃本身，Cu 填實但黏附弱。
FIG.3H → 撕掩模 210/212，剝掉 RCC（樹脂+銅箔），兩面研磨拋光。
💡 工程師視角註：這套的妙處在 FIG.3G 的電流路徑——陰極在背面銅箔，電流通過 TGV 孔底露出的銅箔"點接觸"啟動 Cu 生長，生長前沿從孔底往孔口走（bottom-up），這種填充模式對防止 TGV 裡出 void 是有利的，比從側壁均勻長更容易填實。代價是背面 RCC 是消耗品，要撕掉重做 RDL，但比起省掉 Ru PVD + 應力 liner PVD，整體工步是短的。
四、核心工藝二：
可移除銅腔塞法（Removable Copper Cavity Plug）
對應專利 FIGS.4A–J，更"野蠻"一點——腔不擋，一起鍍，鍍完看情況決定留還是蝕掉。
流程差異點（[0055]–[0074]）：
FIG.4D：蝕樹脂時，TGV 孔底 + 腔底同時露銅箔；
FIG.4F：電鍍時 TGV 孔 + 腔同時填 Cu → TGV 206 填實，腔里長出一整塊銅塞 213（cavity plug）；
- FIG.4G：撕 RCC，兩面研磨；
FIG.4H–I：選擇性蝕刻——在 TGV 上做掩模 214 護住，腔裡銅塞敞開，用濕蝕把銅塞 213 掏空。掏完腔可以嵌被動元件。
- 另一種玩法（[0073]）：銅塞不蝕，留在腔裡當熱管理通路，幫玻璃芯導熱。
⚠️ 專利 [0072] 還提了一個細節：銅塞蝕掉後，腔口 rim 和側壁可能殘留 Cu 環/金屬渣（ring of metal on the rim / residue on sidewalls）。這點在實際工藝裡要評估——殘 Cu 若後續填介電嵌電感，會不會造成短路或 EMI，估計 Intel 自己也有後續清洗工步沒寫進 A1。
FIGS.5A–B 是這套工藝的一個邊角應用：玻璃 panel 四個角的 fiducial 工具孔 504，TGV 電鍍後因孔徑太大金屬填不滿，後面 reconstitution 時被 ABF 之類的介電填死，變成非磁性填塞工具孔——小細節但 panel 廠會用得上。
五、核心工藝三：
優先填腔法（Preferential Cavity Fill）
對應專利 FIGS.6A–H，邏輯最"乾淨"的一種。
順序換了一下：
- FIG.6D：先做掩模——TGV 孔正面被 fill mask 216 蓋住，腔敞開；背面 RCC 銅箔上也貼電鍍掩模 210。
- FIG.6E：先填腔 204，填介電或其他指定材料 203（ABF / 環氧之類），TGV 孔因為被 mask 216 蓋著，不會被填。
- FIG.6F：蝕 TGV 孔底樹脂露銅箔。
- FIG.6G：電鍍 TGV，腔已經被介電堵死，不會被鍍上 Cu。
- FIG.6H：撕 RCC，研磨。
這套的好處（[0095]）：腔填充層 203 和後續上下 buildup 介電層 112a/b 是"分層獨立"的——對比 FIG.1D 的 100d 結構，腔填充 125 和上下 ABF 不是同一道做的，可以選不同材料。比如腔裡要嵌同軸電感（coaxial inductor 120，FIG.1C–D），腔填充可以選磁漿（magnetic paste 121）+ 內介電（環氧膏 123）+ 金屬 lid 124，上下 buildup 仍用普通 ABF，自由度更高。
六、結構變體：專利給的四個參照設計（FIGS.1A–D）
這部分是"seedless TGV + 帶腔玻璃芯"能長出什麼花樣，對封裝設計師更有用：
📌 注意 1B 這個"介電 liner 但不算 seed"的界定——專利 [0029] 原文說 "no conductive seed layer is present between the stress liner 108 and the TGV sidewalls"。也就是說只要側壁沒有導電種子（Ru/Cu/Ti 等），那怕有一層薄介電緩衝，仍歸 seedless TGV。這個界定對權利要求覆蓋範圍很關鍵。
七、材料參數
玻璃芯本身（[0117]–[0131]）：
- 成分：SiO₂ 基，可含 Al / B / Mg / Ca / Ba / Sn / Na / K / Sr / P / Zr / Li / Ti / Zn 等；重量百分比 Si ≥ 0.5%（典型 0.5–50%，熔矽可達 ~47%），O ≥ 26%，Al 可選 ≥ 5%；
- 形態：實心非晶玻璃，區別於傳統 FR4 那種玻纖+環氧的"復合"，本專利玻璃不含有機黏合劑；
- 尺寸：panel 可到 510×515 mm 或 600×600 mm，quarter panel / unit 也行；
- 厚度：50 μm – 1.4 mm（玻璃芯場景），如果是 coreless 多層玻璃子類可薄到 25–50 μm；
- TGV 填充金屬：Cu 為主，也可 W / Al / Au / Ni / Pt / Mo（claim 2）；
- 可選介電 liner 厚度：< 1 μm（[0044], [0085]）。
八、創新性到底在那
我們把這份專利的創新拆成 工藝、結構、量產 三個維度：
🔹 工藝維度：seedless TGV 的"陰極遷移"思路
傳統 TGV 種子在側壁（PVD Ru/Ti），本專利把陰極挪到背面 RCC 銅箔，側壁零導電層。這不是簡單"省一層 PVD"——更深層的是主動把 Cu–玻璃介面的黏附強度做弱，讓 Cu 在高溫變形時能沿介面滑移卸應力，從而省掉應力吸收 liner（或至少讓 liner 從"必選"變"可選"）。專利 [0021]–[0023] 把這條因果鏈講得很直白：weak adhesion → less stress on glass → fewer cracks → no stress liner needed → lower cost。
🔹 結構維度：帶腔玻璃芯的"三套防鍍"菜單
腔 + TGV 同片玻璃的電鍍衝突，業內不是沒遇到過，但 HVM 方案確實少。Intel 一次給三種，還能組合：
- 掩模擋腔 → 適合腔裡要嵌精細被動、不想沾 Cu；
- 敞腔鍍銅塞 → 可蝕（騰空間嵌元件）/ 可留（散熱）；
- 優先填腔 → 腔填充層與 buildup 層解耦，適合腔裡要做磁件/同軸電感。
🔹 量產維度：RCC 是消耗品但整體工步短
背面 RCC 貼→撕是額外動作，但對比傳統"鑽孔→介電 liner PVD→Ru PVD→Cu 電鍍→（可能還要 liner 回蝕）"，seedless 這條路省掉至少兩道 PVD + 一道 liner 對齊/回蝕。對玻璃芯這種"本來就想比有機芯便宜"的平台，工步數就是錢。
侷限 / 專利沒說的部分（老實提）：
- Cu 與玻璃弱黏附，長期可靠性（thermal cycle、drop test）資料 A1 沒給；
- 無種子 TGV 的 fill factor、深寬比上限、bottom-up 電鍍的 void 控制，A1 隻給概念沒給尺寸；
- 腔塞蝕刻後的殘 Cu rim（[0072]）具體怎麼清，沒展開；
- 對比傳統 Ru-seed TGV 的裂紋率量化資料，A1 一篇都沒放——畢竟是 A1，審查前公開，量化資料大機率在後續 divisional 或期刊裡。
九、應用場景
FIG.7：多 die IC 封裝 700，玻璃芯 702 做 core，上下 ABF buildup 706A/B，嵌 EMIB-T 橋 714 連 712A/712B 兩顆 die——這是 Intel 自家伺服器 CPU + GPU + HBM 封裝的典型拓撲，玻璃芯在這裡頂的是"高層數 + 低損耗 + 高平整"的角色。
- FIG.8A–B：系統級，800 是單 package 上板 802，814 是多 die package（可含矽 interposer / 嵌橋）；
- FIG.9：封裝流程 900——收玻璃→鑽孔→seedless TGV→嵌腔元件→buildup→貼 die→SLI 凸點→切單顆。seedless TGV 嵌在 906 這一步。
- FIGS.11–13：die/wafer/系統裝置級兜底權利要求，把"玻璃芯+seedless TGV"一路覆蓋到整機（手機/車/伺服器都寫進去了）。
Intel 這份 A1 不是那種"顛覆性新材料"的專利，而是針對玻璃芯量產痛點的工步級最佳化——把 TGV 種子層從側壁搬到背面 RCC，用"弱黏附卸應力"取代"介電 liner + Ru 雙保險"，同時把"帶腔玻璃芯電鍍防染"做成三套可選項。對 Intel 自己來說，這是把玻璃芯從"demo 能跑"推到"cost 能打 HVM"的必要拼圖；對行業來說，seedless TGV 這個方向如果被驗證可靠性，傳統 Ru PVD 在 TGV 上的話語權會被削弱——而 RCC 貼膜+撕膜這種"看起來糙但實際省"的思路，倒是很 Intel 作風。
接下來值得盯的是：Intel 玻璃芯的量產節點（目前公開口徑是 2026–2027 某節點）、seedless TGV 在 large panel（≥510 mm）上的 void/良率資料、以及腔塞蝕刻殘 Cu 的清洗方案會不會出第二篇 divisional。 (薄膜材料)