據透露，整合半導體公司英特爾正在內部考慮採用一種同時利用正面和背面供電的架構，以在1.4nm超精細工藝領域追趕競爭對手。
業內人士稱，英特爾原本計畫在其1.4nm基礎工藝14A中應用專用於背向供電網路（BSPDN）的“PowerDirect”技術；然而，據報導，該公司正在考慮為後續的14A2工藝引入一種同時利用正面和背面供電的“雙面”架構。
這一結構性變化與光刻工藝的侷限性（自顯影缺陷）直接相關，而這些侷限性是由於英特爾追求的最小金屬離子間距（M0）縮小到21nm水平而導致的。
英特爾已正式宣佈計畫將晶片密度在現有18A工藝的基礎上提高1.3倍，以趕上台積電的N2/A14工藝和三星的SF2Z工藝。 14A工藝的目標M0間距為28nm，但據分析，由於半節點技術的改進，14A2工藝的M0間距將下移至21nm。
在這種情況下，即使採用雙重曝光，整體密度增益也會提高，從而提升高數值孔徑EUV裝置的盈利能力，而每台裝置的成本高達數千億韓元。
問題在於，當電路線細化到21nm以下時，布線電阻會呈指數級增長。最初用於背面供電的奈米矽通孔（nTSV）基礎設施無法承受電晶體所需的電流密度，導致電壓急劇下降，出現“IR壓降”現象。
因此，據分析，英特爾採用了一種復合結構，保留了背面供電網路作為主網路，但將一部分正面金屬布線重新分配給輔助電源和時鐘訊號，以確保因小型化和光刻技術限制而損失的功率裕度。這被解讀為一種“妥協的產物”，即為了勉強達到21nm工藝規格，對架構進行向後修改，儘管這會增加布線複雜性。
英特爾的時間已經不多了。根據路線圖，14A工藝計畫在2028年進行風險試生產後，於2029年投入量產。因此，英特爾面臨的挑戰是，在今年10月向外部客戶分發14A工藝的0.9版工藝設計套件（PDK），並在未來18個月內從主要無晶圓廠公司獲得確定訂單。
相比之下，競爭對手台積電已在2025年至2026年間確保了其2nm（N2）工藝的穩定良率，並按照其最大客戶蘋果的產品發佈計畫完成了市場准入。此外，到2028年，當英特爾開始14A工藝的風險試生產時，台積電計畫已經向市場交付真正的1.4nm（A14）成品。
三星電子還計畫在 2027 年將“SF2Z”商業化，這是一種改進的 2nm 工藝，採用了背供電技術。三星電子最大的武器是其在環柵 (GAA) 電晶體方面的精湛技術，自 3nm 工藝引入該技術以來，三星電子已經掌握了這項技術。
一位業內人士解釋說：“英特爾在20A/18A架構中首次同時引入GAA和BSPDN技術，正努力確保良率，而三星面臨的技術風險則要低得多，因為它只是在其已成熟的2nm GAA結構上疊加了電源線（BSPDN）技術。” (半導體芯聞)