當摩爾定律放緩，封裝開始決定算力上限
過去幾十年，半導體產業的核心邏輯一直很簡單：電晶體越來越小，晶片越來越強。
但今天，這條路線正在逼近物理極限。
隨著先進製程成本不斷攀升、電晶體縮放收益持續下降，行業開始把更多希望寄託在先進封裝（Advanced Packaging）上。封裝已經不再只是把晶片裝起來，而是決定性能、功耗、頻寬甚至成本的核心技術。
剛剛結束的 ECTC 2026（電子元件與封裝技術大會）就是最好的證明。
這場全球封裝領域最重要的技術會議釋放出一個非常明確的訊號：未來 AI 晶片的競爭，正在從電晶體轉向封裝架構。
英特爾、台積電、輝達、三星、微軟、Marvell 等公司幾乎都把最重要的研究成果放在了封裝技術上。
其中，有五個趨勢尤其值得關注。
一、英特爾押注面板級封裝，挑戰台積電 CoWoS
如今的大模型訓練晶片越來越大。
為了容納更多計算單元、更大的快取和更多 HBM，AI 加速器的面積已經不斷逼近光刻掩模（Reticle）的極限。
如何繼續做大晶片？
英特爾給出的答案是新一代 EMIB-T。
相比傳統 EMIB，它最大的變化是在橋接晶片中加入 TSV（矽通孔），讓供電路徑從橫向走線變成垂直供電。
這種變化看似簡單，卻帶來了非常明顯的效果。
根據英特爾公佈的資料，EMIB-T 可以把直流壓降降低約 **68%～80%**，顯著提升供電效率，也為更大的 AI 晶片提供穩定供電。
更重要的是，它瞄準的是目前由台積電 CoWoS 主導的大尺寸封裝市場。
英特爾現場展示了一塊 240mm × 240mm 的季度面板樣品，面積相當於 67 個 Reticle，視覺衝擊力十足，也體現出其發展面板級封裝的決心。
當然，挑戰同樣存在。
如此巨大的封裝基板極易發生翹曲（Warpage），目前仍是量產前最大的製造難題。
不過，這已經說明一個趨勢：未來封裝尺寸可能遠遠超過今天人們對“晶片”的認知。
二、HBM 不再只是記憶體，而是開始承擔計算任務
近年來，高頻寬記憶體（HBM）一直是 AI 晶片性能提升的重要推動力。
但在 ECTC 2026 上，一個新的方向開始浮出水面——定製化 HBM（Custom HBM）。
傳統 HBM 更像一個高速儲存器，而未來，它可能會承擔越來越多原本屬於 GPU 或 ASIC 的功能。
Marvell 在會議中展示了一種新的設計思路：
把原本放在 GPU 內部的 HBM 控制邏輯，下沉到 HBM 的 Base Die 中。
這樣做最大的好處，就是釋放計算晶片面積。
例如目前 NVIDIA Rubin GPU 中，大約 16% 的晶片面積都被 HBM PHY 等相關邏輯佔據。
如果這些邏輯遷移到 HBM，本體晶片就可以騰出更多空間部署計算核心。
這意味著，未來 GPU 與 HBM 的邊界會越來越模糊。
更進一步，HBM 甚至可以通過 LPDDR 等外部記憶體進行容量擴展。
業內普遍認為，這將成為 AMD 下一代 MI450、MI500 系列解決視訊記憶體容量瓶頸的重要方向。
未來，HBM 很可能不再只是"高速記憶體"，而會演變成整個 AI 系統的重要組成部分。
三、冷卻方式迎來革命：把冷卻液直接送進矽片
AI 晶片越來越強，散熱壓力也越來越大。
今天，高端 AI 加速器已經邁向千瓦級功耗。
傳統冷板散熱開始遇到瓶頸。
原因很簡單：熱量必須先經過 TIM（導熱介面材料），而這一層材料成為整個散熱鏈路最大的熱阻。
因此，越來越多廠商開始嘗試直接對矽片散熱。
此次大會上，台積電和微軟分別展示了自己的方案。
台積電採用的是背面微柱（Micropillar）結構，在晶片背面直接加工冷卻結構，在 8LPM 流量下能夠帶走約 5.3kW 熱量。
微軟則展示了基於 NVIDIA GH200 的微通道（Microchannel）冷卻系統。
測試資料顯示，這套方案可以把 GPU 核心到冷卻入口之間的熱阻降低 **51%～60%**。
相比實驗資料，更值得關注的是可靠性。
微軟公開了長達 6 個月 的運行結果。
約 4370 次觀測中，僅出現 9 次疑似堵塞事件，同時沒有發現矽片受到液體沖刷損傷。
這意味著，過去一直停留在實驗室階段的微流控散熱，已經開始具備進入資料中心部署的可能。
四、HBM4E 帶來的，不只是更高頻寬
下一代 HBM4E 看起來令人興奮。
但三星展示的資料提醒大家，它帶來的挑戰同樣巨大。
相比 HBM3E，HBM4E 功耗預計增加 **86%**；如果與 HBM2 相比，則已經達到 5.6 倍。
與此同時，引腳數量幾乎翻倍。
這意味著，中介層（Interposer）的布線複雜度也隨之急劇上升。
三星預計，HBM4E 所需的布線層數將達到 HBM2 時代的約 5 倍。
為了滿足這些需求，他們提出了 8 層矽中介層方案。
不過，新問題又出現了。
最底層既要佈置訊號線路，又要放置大量超高密度電容，兩者之間不斷爭奪有限空間。
三星最終通過重新最佳化電容佈局，使整體布線需求下降約 **20%**。
這一案例說明，如今限制 AI 晶片發展的，已經不僅僅是製程，而是供電、布線、封裝等多個系統工程問題。
五、光互連開始登場：未來晶片之間或將“用光通訊”
隨著 AI 叢集規模越來越大，傳統銅互連的頻寬和功耗問題越來越明顯。
電子訊號在跨晶片傳輸過程中損耗不斷增加。
因此，越來越多廠商開始把目光投向光互連。
Marvell 在大會上展示了 OMIB（Optical Multi-chip Interconnect Bridge）技術，其頻寬密度達到 1.8Tbps/mm²。
相比傳統電互連，光通訊不僅頻寬更高，也更適合未來超大規模 AI 系統。
值得注意的是，Marvell 並沒有採用業內常見的環形調製器（MRM），而是選擇了電吸收調製器（EAM）。
原因十分現實。
AI 晶片工作時溫度變化極快，升溫速度可達到 100℃/秒。
MRM 需要依賴加熱器調節波長，響應速度較慢；而 EAM 可以直接通過電壓快速調節，更容易適應劇烈的溫度變化。
看似只是器件選擇不同，實際上體現的是整個 AI 系統對可靠性的更高要求。
寫在最後：未來真正競爭的是整個系統
ECTC 2026 展示的不只是幾項新技術，更代表著整個半導體產業的發展方向。
過去，人們衡量晶片競爭力，關注的是製程節點、電晶體數量和頻率。
而今天，真正決定 AI 算力上限的，越來越多來自封裝。
供電如何設計？
HBM 如何連接？
晶片之間如何通訊？
熱量如何排出？
這些過去屬於“配角”的問題，正在成為決定性能的關鍵因素。
可以預見，未來我們討論的對象將不再是單顆晶片，而是整個系統級封裝（SiP）。
AI 時代的競爭，也正在從電晶體時代，邁向封裝時代。
未來真正決定算力高低的，或許不是誰擁有更先進的工藝，而是誰能夠把計算、儲存、互連、供電和散熱，整合成一個更高效的整體系統。
封裝，正在成為 AI 算力的新生產力。 (老曹聊工程師轉AI)