🔷當電晶體尺寸縮放逼近極限，應變工程成為提升晶片性能的關鍵技術路徑
🔷從晶格調控到器件增強，揭秘SiGe、Si:C如何突破MOSFET性能瓶頸
當晶片製程不斷逼近物理極限，單純依靠電晶體尺寸縮小已經越來越難以帶來性能躍升。那麼，下一代晶片性能提升的突破口在那裡？
最近深入研究這份關於應變矽MOSFET（Strained Silicon MOSFET）技術的資料後，我發現一個非常關鍵的趨勢：先進電晶體的競爭，正在從“尺寸微縮”轉向“材料工程與結構創新”。
所謂應變矽技術，就是通過人為引入機械應力，改變矽晶格結構和電子能帶狀態，從而提升載流子遷移率，讓電子和空穴能夠更快速地運動。正是這一技術，使得45nm、32nm甚至更先進節點的CMOS器件能夠持續突破性能瓶頸。
從PMOS中的嵌入式SiGe壓縮應變技術，到NMOS中的Si:C拉伸應變、應力記憶技術（SMT），應變工程已經成為先進半導體製造中不可或缺的一環。它不僅提升了電晶體驅動電流，也為FinFET、GAA等新一代電晶體結構的發展奠定了重要基礎。
今天，小編就帶大家一起深入拆解應變矽MOSFET技術背後的物理原理、關鍵工藝以及它如何推動半導體產業跨越製程極限。
一、這份材料真正想說明什麼？
應變矽技術通過機械應力工程改變半導體晶格結構和電子能帶，實現載流子遷移率提升，是先進CMOS性能增強的重要技術路線。從SiGe PMOS應變、Si:C NMOS應變，到應力記憶技術和雙應力襯層，應變工程貫穿了90nm到先進FinFET節點的發展歷程，並成為突破傳統縮放極限的重要手段。
二、應變技術成為突破MOSFET性能瓶頸的重要路徑
MOSFET性能提升主要取決於柵氧電容（Cox）、柵極控制能力、載流子遷移率（Mobility）、源漏寄生電阻（Rsd）
其中，遷移率提升是提高驅動電流（Ion）的關鍵因素。
文件指出，在傳統尺寸縮放之外，先進器件需要通過High-k材料+金屬柵；多柵結構（FinFET、Gate-All-Around）；應變技術；降低源漏寄生電阻等多種方式共同提升性能。
三、應變矽技術的核心原理：改變晶格，提高遷移率
應變技術的本質：通過機械應力改變矽晶體原子排列，使電子或空穴更容易在晶格中運動。
當矽晶格受到外部應力時，能帶結構發生變化；電子有效質量降低；散射減少；載流子遷移率提升。
因此，NMOS需要拉伸應力（Tensile Stress），促進電子遷移，提高電子遷移率。
PMOS需要壓縮應力（Compressive Stress）促進空穴遷移，提高空穴遷移率
四、應變技術提升性能的物理機制
文件重點介紹了應變導致的：
1. 能帶分裂（Band Splitting）
矽中的電子分佈在不同能谷（Valley）中。
通過應變2-fold valley和4-fold valley之間能量差增加；電子從高品質能谷轉移到低品質能谷；平均導電有效質量降低。
結果，電子移動速度提高；谷間散射減少；NMOS遷移率提升。
2. 降低載流子散射
應變改變晶格結構後，減少電子/空穴散射；提高載流子壽命；增強電晶體導通能力。
最終表現為更高Ion；更低功耗；更快開關速度。
五、先進應變技術路線：從材料到工藝全面最佳化
文件介紹了多種應變來源。
🔷1. SiGe嵌入式源漏技術（Embedded SiGe）
這是提升PMOS性能最重要的技術之一。
基本原理：在PMOS源漏區域嵌入SiGe材料。由於SiGe晶格常數大於Si：→ 對溝道產生壓縮應力。
效果：增強空穴遷移率；提升PMOS驅動電流。Intel在45nm及之後工藝中廣泛採用該技術。
SiGe形貌最佳化
文件指出，SiGe形狀會影響應力傳遞效率。相比U型SiGe；D型（Diamond-shaped）SiGe，能夠更靠近溝道施加應力。
優勢：空穴遷移率提升約20%；PMOS Ion提升約10%。
🔷2. Si:C源漏技術（NMOS）
對於NMOS，通常採用Si:C（矽碳）源漏結構。
由於碳原子尺寸小於矽，形成橫向拉伸應力；提升電子遷移率。
實驗顯示，Si:C源漏可以帶來約10%-20%的驅動電流提升。
🔷3. 應力記憶技術（SMT）
Stress Memorization Technique，主要用於NMOS。
基本過程：
- 沉積高拉伸應力SiN層；
- 對源漏區域預非晶化；
- 高溫退火；
- 將應力轉移並“凍結”到晶體結構中；
- 去除應力層。
特點：不需要永久應力層；無版圖依賴；提升電子遷移率。
🔷4. 應力襯層技術（Stress Liner）
包括：
SSL（Single Stress Liner）單應力層 拉伸SiN用於NMOS。
DSL（Dual Stress Liner）雙應力層
拉伸層增強NMOS；壓縮層增強PMOS。
理論上可以同時最佳化電子；空穴；遷移率。但存在工藝複雜；邊界區域缺陷；良率問題。因此產業中進行了折中最佳化。
六、應變技術推動先進節點發展
文件指出，應變技術首次應用於90nm節點後，其貢獻不斷增加。
隨著製程縮小90nm；65nm；45nm；32nm，應變工程成為提升驅動電流的重要來源。
特別是在32nm時代，應力技術使PMOS空穴遷移率提升達到約3.5倍。
其中SiGe對PMOS貢獻最大；Si:C用於NMOS，但效率相對較低。
七、應變技術與FinFET、GAA時代的關係
雖然現代電晶體已經從Planar MOSFET發展到FinFET；Gate-All-Around（GAA）。但應變工程依然重要。
未來奈米片GAA；CFET；三維電晶體仍需要通過材料選擇；源漏工程；外延技術持續最佳化溝道遷移率。
🏁 小編總結
當傳統電晶體尺寸微縮逐漸逼近物理極限後，僅依靠縮小柵長已經難以持續提升性能。應變矽技術通過人為改變矽晶格結構，引入拉伸或壓縮應力，提高電子和空穴遷移率，從而增強NMOS和PMOS器件性能，成為45nm、32nm及更先進節點CMOS技術的重要性能增強手段。 (芯聯匯)