台積電先進封裝技術暨服務副總經理何軍在8月11日的 OCP APAC 峰會上表示，台積電已量產的 5.5 倍光罩尺寸 CoWoS 先進封裝技術可在部分產品上達到 99% 的良率。
5.5 倍光罩尺寸 CoWoS 這一 2.5D 異構整合方案已在多個 AI 客戶產品上得到驗證，良率可穩定超過 98%，部分產品上可達到 99% 的良率。台積電未來計畫在 2029 年推出 14 倍光罩尺寸的超大面積 CoWoS。
何軍幽默表示，短短幾年CoWoS已成為台灣家喻戶曉的名詞，因此他自我介紹時都說是“嗨，那個搞CoWoS的人（I'm the CoWoS guy）”。三年前，台積電董事長魏哲家指派他接手台積電的後段封裝營運，那時AI還沒來臨，他以為工作會很輕鬆，只要加速技術移轉、升級當時較老舊的封裝廠即可，但想不到後來AI爆發，3D IC、CoWoS等先進封裝需求高漲，他手上已經擁有10座先進封裝廠。他也坦言，“這是一段非常不可思議的旅程”。
為加快3DFabric製造能力的擴張，以滿足客戶的高需求，台積電CoWoS近年來產能的年複合增長率超80%，SolC產能的年複合增長率更是高達90%以上。何軍在演講中提到，先進 SolC 的驗證正加速從器件級走向系統級：同一晶片在引入不同系統後部分情況下會出現邊緣損傷，而這是器件級分析所未能預知的；另一方面，器件級的應力問題在安裝到 PCB 後實際上也可能消失。
而目前半導體全產業鏈的供應緊張也在助推這一趨勢。下遊客戶為保障供應穩定，選擇多元化 ABF 基板供應，而來自不同廠商的基板在參數稟賦上有所差別。如不能針對性最佳化，那系統層面的良率將大幅惡化。
何軍坦言，全球正在見證一個轉變，從以資料中心為核心的AI訓練，走向將AI嵌入日常裝置，包括智慧型手機、PC、AR、VR、機器人以及汽車。
AI演進不只帶來機會也帶來挑戰，目前業界通過小晶片（Chiplet）突破光罩尺寸（reticle size）限制，並通過模擬電路與運算記憶體塊分離，降低遷移至最新矽製程技術的成本門檻。(半導體技術天地)