瑞銀認為，DRAM合同價高於預期與製造良率改善，可能同時抬升三星電子的記憶體利潤、自由現金流和股東回報。535,000韓元目標價仍受HBM4熱問題、非記憶體虧損與2029年周期回落制約。 一、這次變化先落在DRAM價格，而非遙遠的產能故事 最接近現實的增量，是三星第三季度DRAM平均售價可能比市場原先估計更強。 瑞銀把2026年第三季度DRAM平均售價環比增幅從20%上調到23%，第四季度維持環比增長10%。Visible Alpha的一致預期分別是18%和8%。這個差距看似只有幾個百分點，卻會直接作用於利潤率已經很高的記憶體業務。 價格預測上調來自合同談判。瑞銀觀察到，底層DRAM合同價格略快於預期。買賣雙方對長期協議機制的考慮也更充分。長期協議的作用，是提前鎖定一部分數量和價格。它不能消除周期，卻可能降低價格和利潤在高低點之間的擺動。

TCL科技(000100)近日在機構調研時表示，主流的玻璃基先進封裝用在高算力、高性能的晶片封裝需要20層，TCL科技目前依託外部資源進行技術路線打通和完整樣品的製備。受限於外部資源的技術限制，今年下半年計畫推出的樣品大概是12層，離20層有些差距。如果樣品表現和技術路線基本確定，達到預期，公司會在今年內啟動中試線建設。 公司認為，玻璃基封裝所需的大面積微米級加工工藝，與半導體顯示領域的光刻、成膜、蝕刻、大尺寸基板處理等核心製造能力高度同源，這是其切入該賽道的重要基礎；但TGV通孔、沉銅、高精度通孔檢測等封裝專屬工藝仍需持續攻關。整體推進路徑被概括為“打通技術通路—搭建中試平台—落地量產項目”，現階段先依託外部夥伴完成樣品製備，同步推進人才引進和上下游裝置材料聯動，並與下游潛在客戶開展前期技術溝通。 以上可總結TCL的態度： 1、現有技術可做玻璃芯堆ABF為5+2+5；技術迭代落後京東方、藍思科技1.5年以上

近期，大日本印刷（DNP）、康寧​Corning先後對外披露玻璃通孔（TGV）基板最新研發成果，日本企業中試良率實現階段性躍升，美國材料巨頭髮布CPO玻璃基板行業參考規範，兩項動態引發全球先進封裝產業鏈高度關注。隨著AI算力晶片、共封裝光學（CPO）產品迭代加速，TGV玻璃基板被公認為下一代替代有機樹脂載板的核心方案，海外企業在良率、材料、標準化上持續深耕，也讓京東方、沃格光電、凱盛科技等中國頭部廠商迎來機遇與挑戰並存的產業競速時代。 DNP埼玉中試線良率突破85%，鎖定2028財年量產目標 大日本印刷DNP本周公開埼玉縣久喜工廠TGV玻璃芯基板中試線最新良率資料：針對0.3‑0.5 mm厚度無鹼硼矽玻璃基板，TGV通孔加工綜合良率已經穩定突破85%，厚300 μm基板單塊基板可實現超10萬顆50 μm直徑通孔，200 μm通孔間距可靠性測試一次性通過率大幅提升。這條中試線單批次最大加工基板尺寸可達510 mm×515 mm，樣品規格覆蓋50 mm×50 mm至120 mm×120 mm多檔尺寸，產品主要面向HBM高頻寬記憶體、AI算力晶片2.5D封裝市場送樣評估。 DNP對外表示，公司佈局玻璃中介層研發已有超過十年時間，現階段並不急於大規模擴產。量產時間表確定為2028財年，產能建設規模將完全根據輝達、AMD等海外頭部晶片廠商長期驗證結果動態調整，每一輪濕熱、溫度循環、高壓蒸煮可靠性測試周期普遍達到12‑24個月。DNP技術團隊稱，當前最大瓶頸並非打孔工藝，而是多層布線壓合之後基板翹曲控制，當布線層數超過16層，基板平面度偏差需要控制在15 μm以內，才能夠滿足高端封裝裝置貼片精度要求。

1.6T光模組正在進入“爬坡期”，但良率、產能和競爭格局，正在經歷一場深刻的重組。 當前光模組市場正處在一個“冰火兩重天”的時期：一邊是需求火爆，訂單已排到2027年底；另一邊是產能瓶頸凸顯，北美廠商不得不“讓出”份額。 1.6T：毛利率的“黎明前夜” “目前1.6T仍處於低良率、低產量階段。” 專家一語道破天機。雖然市場對1.6T充滿期待，但現實是，800G產品在2026年達到頂峰，1.6T尚未起量，這直接拉低了整體毛利率。

美光科技這份面向AI的記憶體器架構演講，揭示了HBM的真實價值，也揭示了頻寬升級之後更難解決的製造約束。 一、AI記憶體牆的含義：GPU越來越快，資料到達速度跟不上 大模型擴展有一個樸素前提：模型規模、訓練資料和計算投入要同步增長。現實中，計算晶片的擴張速度最快，資料搬運系統的進步更慢。美光科技把這種差距畫成兩條曲線：計算性能約每2年增長3倍，HBM頻寬增速低於每2年2倍。差距持續累積後，系統性能開始由記憶體器決定。 記憶體牆並不等於容量不夠。它包含頻寬、延遲、功耗、可靠性和物理封裝多重限制。訓練階段要不斷讀取權重、啟動值和最佳化器狀態；推理階段要載入模型參數、讀取KV Cache，並服務更多並行請求。GPU若在一個時鐘周期內可以執行更多運算，卻拿不到足夠資料，理論峰值與實際吞吐就會分離。

🔷從See-Through Imaging到Contour-Based EPE，突破先進3D器件深層量測瓶頸 🔷融合SEM Simulation與AI演算法，加速先進製程Time to Yield 隨著GAA、3D DRAM、3D NAND以及High-NA EUV不斷向前推進，先進製程正在進入一個前所未有的複雜時代。 小編在看完Applied Materials這份最新報告後發現，真正決定先進晶片能否快速量產的，已經不只是工藝能不能做出來，而是能否更快發現缺陷、定位良率根因，並完成工藝閉環。

在先進封裝需求激增的背景下，台積電先進封裝技術與服務事業部副總經理何軍在近日舉辦的 2026 開放計算項目（OCP）亞太峰會上，公佈了公司 CoWoS 封裝技術的最新進展。據台灣科技新報與經濟日報報導，台積電 5.5 倍光罩尺寸的 CoWoS 封裝已實現量產，多款 AI 客戶產品的良率穩定超過 98%，部分產品最高可達 99%。 台積電已在規劃下一代技術升級。何軍表示，預計到 2029 年，CoWoS 封裝的尺寸將突破 14 倍光罩面積，這與台積電在 2026 北美技術研討會上公佈的路線圖一致。台積電在該論壇上披露，可整合約 10 顆大型計算裸片與 20 組 HBM 堆疊的 14 倍光罩尺寸 CoWoS 封裝，計畫於 2028 年量產，2029 年進一步向 14 倍光罩以上的尺寸演進。 作為對比，英特爾方面表示，其 EMIB-T 封裝技術目前可支援總面積超過 6 倍光罩尺寸的系統，今年將拓展至 8 倍光罩以上，到 2028 年將突破 12 倍光罩尺寸。 產能快速爬坡也為技術推進提供了支撐。何軍表示，過去三年間，台積電 CoWoS 產能每年幾乎實現翻倍。《經濟日報》消息稱，台積電目前已營運 10 座先進封裝工廠，產能正逐步追平客戶需求。他表示：“我們尚未完全滿足全部需求，但已經非常接近了。”

台積電先進封裝技術暨服務副總經理何軍在8月11日的 OCP APAC 峰會上表示，台積電已量產的 5.5 倍光罩尺寸 CoWoS 先進封裝技術可在部分產品上達到 99% 的良率。 5.5 倍光罩尺寸 CoWoS 這一 2.5D 異構整合方案已在多個 AI 客戶產品上得到驗證，良率可穩定超過 98%，部分產品上可達到 99% 的良率。台積電未來計畫在 2029 年推出 14 倍光罩尺寸的超大面積 CoWoS。 何軍幽默表示，短短幾年CoWoS已成為台灣家喻戶曉的名詞，因此他自我介紹時都說是“嗨，那個搞CoWoS的人（I'm the CoWoS guy）”。三年前，台積電董事長魏哲家指派他接手台積電的後段封裝營運，那時AI還沒來臨，他以為工作會很輕鬆，只要加速技術移轉、升級當時較老舊的封裝廠即可，但想不到後來AI爆發，3D IC、CoWoS等先進封裝需求高漲，他手上已經擁有10座先進封裝廠。他也坦言，“這是一段非常不可思議的旅程”。 為加快3DFabric製造能力的擴張，以滿足客戶的高需求，台積電CoWoS近年來產能的年複合增長率超80%，SolC產能的年複合增長率更是高達90%以上。何軍在演講中提到，先進 SolC 的驗證正加速從器件級走向系統級：同一晶片在引入不同系統後部分情況下會出現邊緣損傷，而這是器件級分析所未能預知的；另一方面，器件級的應力問題在安裝到 PCB 後實際上也可能消失。