🔷從Poly CMP到W Gate CMP，拆解先進節點平坦化核心工藝
🔷高選擇比、低缺陷與精準控柵，成為FinFET製造關鍵能力
當先進製程邁入14nm及以下，電晶體從平面CMOS走向FinFET，柵極也全面邁向RMG（替換金屬柵），一個過去看似只是“把晶圓磨平”的CMP工藝，正在成為決定先進晶片良率的關鍵環節。
最近小編看到一份技術資料，裡面系統梳理了FinFET與RMG製造中的CMP挑戰。從Poly CMP、Poly Open CMP到W Gate CMP，再到缺陷控制、Post-CMP Cleaning以及線上量測與APC控制，可以看到：先進節點下，CMP不僅要“磨得平”，更要精準控制Gate Height、降低Dishing/Erosion，並將顆粒、劃傷等缺陷壓到極低水平。
今天，小編就結合這份資料，帶大家看看14nm以下FinFET與RMG時代，CMP究竟面臨那些核心技術挑戰，以及先進CMP為什麼正在成為制約先進製程良率與工藝窗口的關鍵技術之一。
一、這份材料真正想說明什麼？
當邏輯晶片進入14nm及以下、器件架構從平面CMOS轉向FinFET，並採用RMG（Replacement Metal Gate，替換金屬柵）之後，CMP已經從傳統的“平坦化工藝”升級為直接決定柵極尺寸、缺陷水平、器件性能和最終良率的關鍵製造環節。文件重點圍繞 FinFET 前道CMP、Poly CMP、Poly Open CMP、W Gate CMP以及CMP後清洗等環節，分析先進節點面臨的工藝控制難題。
二、FinFET的引入使CMP的重要性明顯提升。
隨著電晶體持續微縮，傳統Planar CMOS面臨柵極控制能力下降、漏電增加以及器件調節困難等問題，而FinFET通過三維鰭式結構獲得更強的柵極控制能力、更低的Ioff、更高的Ion，並成為14nm及以下高性能、低功耗邏輯器件的重要架構。 但與此同時，FinFET三維結構也顯著提高了前道製造對表面平坦度和高度一致性的要求。文件展示的流程中，從Fin STI CMP、Fin Reveal一直到Poly CMP，CMP已經深度嵌入FinFET形成過程。
三、Poly CMP的核心任務已經不只是“磨平”，而是精確控制Gate Height。
文件明確指出，Poly CMP是決定柵極高度的第一道關鍵步驟。進入FinFET以後，需要同時解決晶圓內均勻性（WIW Uniformity）、Poly高度控制、Dishing/Erosion以及表面粗糙度等問題。因此需要更高選擇比的Poly Stop Slurry、自停止型Slurry以及新的工藝方案，在降低Poly Loss的同時獲得更好的平坦度。尤其值得注意的是，Poly CMP產生的Dishing/Erosion會繼續影響後續RMG形成，因此早期CMP誤差會沿著後續工藝鏈條傳遞甚至放大。
四、RMG讓CMP成為先進柵極製造的核心工藝之一。
RMG流程：PC形成 → ILD沉積 → Poly Open CMP → Poly去除 → Barrier/W金屬沉積 → W Gate CMP。 其中Poly Open CMP尤其關鍵，因為它是W Gate CMP之前最後一次確定Gate Height的步驟。但問題在於，Gate Poly厚度、Poly Etch以及上游多道工藝的波動會不斷累積，同時還需要面對複雜的多步CMP、Endpoint精確檢測、高選擇比、高平坦度以及殘餘氧化物/氮化物、Micro-scratch等缺陷。
五、W Gate CMP的最大挑戰來自“工藝波動”。
W Gate CMP不僅受到前面Poly CMP、Poly Open CMP和Poly Removal誤差累積的影響，本身還存在Removal Rate不穩定的問題。文件指出，W去除速率與工藝溫度密切相關，並會隨著Polishing Pad壽命增加而下降；同時CMP Loading Effect會導致Polishing Rate並非常數，甚至出現類似正弦式的去除行為，特別是拋光開始不足10秒的階段具有較強不可預測性。 這意味著先進節點很難繼續依靠傳統的固定時間CMP來穩定控制最終柵極高度。
六、缺陷控制已經成為CMP決定良率的另一條主線。
文件列出的CMP主要缺陷包括Organic Residue、Surface Particle、Scratch、Surface Flake、Grain Roughness以及Pattern Damage。由於先進FinFET結構缺乏足夠的冗餘空間，每一種缺陷都可能直接影響器件性能或良率，因此都可能成為“Killer Defect”。其中有機殘留和表面顆粒最為常見，而W CMP之後的缺陷又與Post In-situ Cleaning高度相關。
因此，CMP之後的清洗本身也成為先進製程的一項關鍵技術。 文件提出需要從Brush硬度與孔隙率、Nodule設計與高度均勻性、表面處理、接觸面積、Brush Gap、轉速、化學液流量、Wafer與Brush之間的摩擦以及Brush Break-in等多個參數進行聯合最佳化，從而減少顆粒殘留以及Brush造成的交叉污染。
七、也是這份報告最重要的技術趨勢：CMP正在從“固定時間加工”走向“先進過程控制+線上量測”。
由於上游工藝Variation和CMP自身Variation不斷疊加，傳統Fixed-Time CMP已經無法滿足先進節點嚴格的Gate Height控制要求。因此，需要把CMP裝置與On-board Metrology結合，再引入具備Self-learning能力的Advanced Process Control，根據實際量測結果動態調整CMP過程，從而獲得更加嚴格的Post-CMP Gate Height控制。
🏁 小編總結
進入14nm及以下FinFET與RMG時代後，CMP已經從單純的晶圓平坦化步驟，升級為決定Gate Height、RMG結構完整性、缺陷水平和晶片良率的核心工藝；未來CMP競爭的關鍵，將從“拋得更平”進一步走向“高選擇比材料體系 + 超低缺陷 + 精準Endpoint + 線上量測 + APC自學習控制”的系統級工藝能力。(芯聯匯)