🔷UCIe統一Die-to-Die高速互連，打通跨廠商Chiplet開放生態
🔷異構整合疊加先進封裝，推動晶片從SoC邁向Package級SoC
這兩年，隨著先進製程成本持續攀升、Reticle Size逐漸觸頂，Chiplet正在從“可選方案”走向下一代高性能晶片的核心架構。但真正決定Chiplet能否大規模普及的關鍵，並不只是先進封裝，而是不同Die之間能否實現標準化、高頻寬、低功耗的互聯。
今天小編就借這份UCIe官方報告，帶大家系統看看：UCIe如何通過統一Die-to-Die介面，打通CPU、GPU、Memory、I/O以及各類加速器Chiplet，並推動“Package成為新的SoC”。從UCIe 1.0到1.1，再到汽車、CXL、光互連和開放Chiplet生態，這背後其實是一場從“單晶片整合”邁向“封裝級系統整合”的產業變革。
一、這份材料真正想說明什麼？
主要圍繞 UCIe（Universal Chiplet Interconnect Express）如何通過統一的Die-to-Die互連標準，建立開放Chiplet生態，並推動“Package成為新的SoC”展開。報告不僅介紹了UCIe 1.0的技術架構，還重點講解了UCIe 1.1在汽車、Streaming協議、先進封裝成本和互操作測試方面的升級，以及UCIe未來在伺服器、HPC、汽車、CXL資源池化和光互連等場景中的應用。
二、Chiplet正在成為突破單片SoC極限的重要路徑
文件首先解釋了為什麼產業正在從傳統單片SoC轉向Chiplet。隨著先進製程繼續演進，晶片面臨光罩尺寸限制、良率下降、設計成本快速上升以及不同功能對製程需求不同等問題。因此，把大型SoC拆分成多個較小Die，再通過封裝內部的高速互連組合起來，可以實現更好的良率、成本和產品擴展能力。
這種模式最大的價值，是可以把不同工藝節點、不同晶圓廠甚至不同公司的Chiplet組合在同一個封裝中。例如CPU、GPU、Memory、I/O、模擬/RF以及光學模組，可以分別採用最適合自己的工藝，而不必全部遷移到最先進節點。最終，先進封裝本身開始承擔系統整合平台的角色。
三、UCIe的核心目標：建立Chiplet時代的“通用介面”
Chiplet真正大規模商業化的難點，不只是把多個Die封裝在一起，而是解決不同Chiplet之間的互聯、協議、物理介面、封裝Form Factor、軟體以及互操作性問題。
因此，UCIe希望建立一個開放、標準化、Plug-and-Play的Die-to-Die互連體系。其核心思想可以理解為：把PCIe/CXL在板級互連建立的標準化生態，進一步遷移到封裝內部。
文件最後也明確將UCIe定位為一個建立開放Chiplet生態和封裝級通用互連的開放行業標準，並希望其逐步成為SoC之間的互連方式，就像PCIe/CXL在板級系統中的角色一樣。
四、UCIe建構了從PHY到協議層的完整Die-to-Die技術堆疊
UCIe並不僅僅定義一個物理介面，而是建構了一套分層架構，包括：
Physical Layer → Die-to-Die Adapter → Protocol Layer → Form Factor。
協議層可以承載PCIe、CXL以及Streaming協議。其中PCIe/CXL主要承擔標準化、Plug-and-Play的I/O、Memory和Accelerator連接，而Streaming則可以承載AXI、CHI等其他協議。
這意味著UCIe希望讓CPU、GPU、加速器、Memory、I/O以及其他專用Chiplet能夠在同一封裝中形成統一互連體系，從而真正實現Chiplet模組化設計。
五、UCIe同時相容標準封裝與2.5D先進封裝
UCIe並沒有繫結某一種先進封裝技術，而是同時考慮成本與性能。
在標準2D封裝中，可以獲得更低成本和更長互連距離；在2.5D先進封裝中，則可以通過Silicon Bridge、Interposer等方式獲得更高頻寬密度和更好的功耗效率。
因此，同一套UCIe標準可以覆蓋不同封裝方案，甚至允許不同地方製造的Die在不同地方完成組裝，從而提高SoC設計者的供應鏈與封裝選擇自由度。
這也是開放Chiplet生態非常關鍵的一步——Chiplet不再必須來自同一家廠商、同一製程或者同一晶圓廠。
六、UCIe 1.1重點解決汽車、Streaming和先進封裝成本文件相當大的篇幅放在 UCIe 1.1。相比1.0，1.1並不是推倒重來，而是在保持完全向後相容的基礎上增加幾個重要能力，包括汽車應用增強、Streaming Full Stack、先進封裝成本最佳化以及Compliance Testing增強。
汽車方面，UCIe 1.1加入鏈路預防性監控、執行階段鏈路健康測試以及現場修復能力，例如記錄Eye Margin、Per-Lane錯誤計數，並允許軟體持續監控每條Lane的健康狀況。
Streaming方面則是一個重要升級：UCIe 1.0中的Streaming主要運行於Raw Mode，而UCIe 1.1允許Streaming協議進入D2D Adapter，從而使用CRC、Retry等可靠性機制，並且可以與PCIe等其他協議動態復用。
同時，UCIe 1.1通過x32等較窄PHY配置進一步降低先進封裝的面積與布線成本，使UCIe不只是追求最高性能，也開始針對實際商業化成本進行最佳化。
七、最終願景：“Package就是新的SoC”
這其實是整份文件最值得關注的產業邏輯。
未來SoC不一定意味著“一顆巨大Die”，而可能變成CPU Chiplet + GPU/Accelerator Chiplet + Memory Chiplet + I/O Chiplet + RF/Modem + Optical Chiplet + UCIe + 2D/2.5D/3D先進封裝。
這些Chiplet甚至可以來自不同供應商、不同製程節點和不同製造體系。文件明確把這種模式定義為“SoC as a Package level construct”，並認為它可以覆蓋Hand-held、Client、Server、Workstation、通訊、HPC、汽車和IoT等大量市場。
更進一步，UCIe的應用邊界可能從封裝內部繼續向系統級擴展。文件展示了利用UCIe Retimer連接光學介質的方案，並結合CXL實現伺服器Pod內部的Memory/Storage資源池化；同時也提出UCIe與Co-Packaged Optics結合建構多Tbps網路交換系統的可能性。
🏁 小編總結
UCIe真正想做的，不只是定義一條Die-to-Die高速介面，而是建立Chiplet時代的“PCIe/CXL”：通過統一PHY、D2D Adapter、協議、封裝介面和互操作標準，讓不同廠商、不同製程、不同功能的Chiplet真正實現Mix-and-Match，最終把先進封裝升級為新的SoC系統整合平台。 (芯聯匯)