麒麟2026的晶片電晶體密度從約每平方毫米1.55億提升到2.38億個，躍升55%。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。
華為半導體負責人何庭波在中科院科技論文預發佈平台ChinaXiv上更新了論文《Huawei's τ Chip Was Supposed to Melt？》（華為韜晶片本應熔化嗎？）。
這篇論文是對今年5月華為發佈的“韜定律”的延續解讀，也是對外界針對晶片發熱問題的回應：折疊後單位面積電晶體激增，功率密度必然飆升，理應更熱、更耗電， 而麒麟晶片實測結果，顛覆了這一推論。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。
原因是在晶片內部，能量的主要消耗並非來自計算本身，而是來自資料傳輸。何庭波將其比喻為，人在工作日的精力消耗，不只來自伏案工作的幾小時，通勤同樣消耗大量能量。
韜定律與LogicFolding（邏輯折疊）技術的破局點，正在於此。麒麟晶片的功耗下降，不是來自計算更少，而是來自資料傳輸更少。一個SoC模組中超過80%的能量用於資料搬運。傳統晶片把所有電路鋪在一個平面上，訊號要從晶片一頭跑到另一頭，穿越數百微米甚至更長的導線。邏輯折疊技術把電路折疊成垂直堆疊的兩層，通過40奈米級鍵合工藝實現了1.5微米鍵合間距，每平方毫米約50萬個垂直互連，訊號不再水平“長途跋涉”，而是垂直“坐電梯”，距離縮短了一個數量級。
據論文披露，其典型核心走線的長度可縮短約20%，部分關鍵路徑縮短達70%；某處理模組的時鐘布線縮短28%，時鐘緩衝器數量從4.36萬個降至1.9萬個。
快思慢想研究院院長、特邀評論員田豐認為，這是華為晶片技術路線從論文推演走向量產驗證的一次關鍵跨越。5月ISCAS會議上邏輯折疊首次公開時，業內最集中的反對意見就是散熱，聽眾的質疑幾乎清一色指向"堆得越密、燒得越狠"這一直覺。這篇論文的份量在於，它不再用模擬資料自證，而是把已經完成量產、即將出貨的麒麟2026拿出來做逐模組實測。
何庭波在論文中給出的資料顯示，麒麟2026的晶片電晶體密度從約每平方毫米1.55億提升到2.38億個，躍升55%。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。其中NPU尤為突出：29TOPS算力不變，頻率降63%，電壓從0.85V降至0.55V，功耗密度下降73%。
田豐表示，密度和功耗在同一代產品上同時改善，這在幾何微縮邏輯下是矛盾的，但在實測資料裡成立。這是判斷一項工藝路線是"實驗室成果"還是"產業級路線"的分水嶺，也是這篇論文相較前兩篇最核心的增量。
不過，折疊也並非萬能鑰匙，而是需要迭代的系統工程。何庭波明確指出，τ（韜）是時間縮放定律，而非能量縮放定律。若設計者將節省的時間全部用於提升頻率，晶片反而可能更耗電。
比如，麒麟2026上DSP第一代折疊雖然總功耗降低25%，但因為晶片面積縮小了40%，功率密度反而上升24%。但第二代折疊方案已經解決了這個問題，DSP重新設計後，功耗降低47%，功率密度低於折疊前的平面版本。而CPU因任務序列性強，在等效性能下只降低了9%的主頻和41%的功耗,遠不及NPU、GPU這類平行資料密集型模組。
更大的挑戰仍然存在，混合鍵合間距、晶圓翹曲、對準精度、EDA工具適配等工程難題，需要未來三到五年持續攻關。散熱雖因總功耗下降而緩解，但下層熱量傳導問題並未消失。
華為未來要證明的，不是晶片可以折起來，而是這條路徑能否像摩爾定律那樣，一代代複製進步。
何庭波在論文結尾引用了西西弗斯的神話“將巨石推至山頂，而巨石每次到達山頂後又會滾落的循環。”而韜定律有著同樣的節奏：折疊晶片，贏得余量，再將其投入功耗上，然後下一代重新開始。
但與神話區別在於，晶片這個山坡會通向某處，每一個循環都留下一顆計算更多、耗能更少的晶片。
麒麟2026隻是第一步，被描述為“保守版”，折疊有選擇地應用於收益最大的關鍵路徑，採用熱感知佈局而非盲目堆疊一切。
按照華為的路線圖，其混合鍵合間距將從1.5微米縮小到麒麟2027的1微米，華為預計未來三年內將鍵合間距推進至720奈米，並期望後續進一步縮小到480nm。而CPU核心頻率將從今年的3.1GHz，朝著5GHz甚至更高的區間邁進。
談及華為韜定律對於晶片產業發展的影響，田豐認為，這是一次把中國先進封裝能力從"替代方案"提升為"獨立技術路線"的訊號，其產業含義超出了華為一家公司的產品周期，證明了先進封裝可以在受限的前提下繼續兌現摩爾定律式的收益，這對產業的意義大於對單個產品的意義。 (科創板日報)