🔷從平面微縮到垂直堆疊，三星重構下一代DRAM Cell架構
🔷16層VS-DRAM實現晶片級讀寫，劍指10nm以下Scaling
最近在梳理下一代DRAM技術路線時，小編髮現，DRAM正在迎來一次從“二維微縮”走向“三維堆疊”的重要轉折。隨著Cell尺寸不斷縮小，傳統DRAM已經開始面臨儲存電容下降、字線電阻上升以及短溝道效應等一系列Scaling瓶頸，單純依靠XY方向繼續縮小，空間已經越來越有限。
三星給出了一條非常值得關注的新路線——Vertically Stacked DRAM（VS-DRAM）。三星不再只是繼續壓縮平面尺寸，而是開始向Z軸要空間，並展示了16層垂直堆疊DRAM：通過水平電容（Horizontal CAP）、GAA單元電晶體、Peri-on-Cell（PoC）鍵合以及TSDV垂直互連，重新建構DRAM的Cell與外圍電路。更關鍵的是，三星已經完成16層VS-DRAM的晶片級讀寫驗證，並將其視為延續10nm以下DRAM Scaling的潛在技術路線。
在小編看來，這意味著DRAM未來的競爭，可能不再只是“誰能把Cell做得更小”，而是“誰能率先把DRAM真正堆起來”。接下來，我們就從三星這套16層VS-DRAM出發，看看Horizontal CAP、GAA、PoC與TSDV究竟如何推動DRAM從2D走向3D。
一、這份材料真正想說明什麼？
傳統DRAM依靠二維橫向微縮已經逐漸逼近電容、字線電阻和器件尺寸的物理極限，三星因此提出並實證了16層垂直堆疊DRAM（VS-DRAM），試圖通過“從2D微縮轉向3D堆疊”延續DRAM在10nm以下節點的Scaling。整套方案的三個核心技術支柱是：水平電容（Horizontal CAP）+ GAA單元電晶體 + Peri-on-Cell（PoC）鍵合架構。
二、傳統DRAM二維微縮正在逼近極限，必須從XY平面轉向Z軸堆疊
過去DRAM提升Bit Density，主要依靠單元在平面方向不斷縮小。但隨著尺寸持續下降，Bit Line（BL）與Storage Node（SN）越來越接近，BL/WL線寬越來越窄，儲存電容尺寸也越來越小。
真正的問題在於，這已經不僅是“工藝越來越難”，而是開始觸碰DRAM工作原理本身的限制。一方面，傳統垂直電容的電容量逐漸接近Retention Time（資料保持時間）和Sensing Margin（感測裕量）要求的極限；另一方面，WL越來越細之後電阻不斷增加，逐漸逼近保證讀寫時序所允許的RC Timing Limit。
因此三星提出一個關鍵思路 既然XY方向已經越來越擠，就向Z方向要空間。
結構示意圖非常直觀：傳統2D DRAM不斷橫向縮小，相鄰結構之間的空間被持續壓縮；而VS-DRAM通過垂直堆疊，把多個Memory Cell放到Z方向上，從而釋放橫向尺寸壓力。
這其實就是整份報告最重要的邏輯——DRAM Scaling正在從“單純縮小Cell”轉向“Cell微縮+三維堆疊”。
三、三星VS-DRAM的基礎架構：水平WL + 垂直BL，把DRAM Cell真正立體化
三星選擇的VS-DRAM基礎結構是 Horizontal Word Line（水平字線）+ Vertical Bit Line（垂直位線）+ 水平儲存電容。
報告指出，採用Horizontal WL / Vertical BL的重要原因之一，是能夠獲得更低的Bit-Line Capacitance（Cbl），從而改善位線訊號感測。
因此VS-DRAM並不是簡單把現有DRAM晶圓“疊起來”，而是在單元結構層面進行重新設計：電晶體、電容、WL、BL之間的空間關係全部發生變化。
這與3D NAND的產業邏輯有一定相似性：當平面Scaling越來越困難之後，通過增加Z方向層數繼續提升單位面積儲存密度。不過三星在這份報告中針對的是DRAM特有的1T1C單元、電容保持能力、電晶體漏電以及高速讀寫問題。
四、第一個核心突破：Horizontal CAP——把DRAM儲存電容“橫過來”
VS-DRAM結構變化最大的部分之一，就是傳統DRAM的Vertical Capacitor轉變為Horizontal Capacitor（水平電容）。
三星認為水平電容還有一個結構優勢：不再需要傳統垂直高深寬比電容所依賴的Supporter Pattern。不過，為了獲得足夠高的Cs（Storage Capacitance），三星認為Cylinder Type仍然非常關鍵，雖然其製造工藝會更加複雜。
三星進一步製造出了用於16-tier VS-DRAM的水平電容，並測試不同電容長度。結果顯示水平電容越長，Cs基本呈線性增加。
這意味著VS-DRAM可以利用Z向/橫向結構空間，通過調整Horizontal CAP長度獲得需要的儲存電容量。同時這一線性關係也說明，其Lateral Recess和Gap Fill工藝得到了較好的控制。
所以這部分真正解決的是一個核心問題，當DRAM進入3D時代以後，如何繼續保證1T1C中的“1C”擁有足夠大的電容量。
五、第二個核心突破：GAA Cell Transistor進入DRAM單元
如果說Horizontal CAP解決的是“C”，那麼三星引入的GAA Cell Transistor就是解決“1T”。
三星把VS-DRAM Cell Transistor從Double Gate升級到GAA（Gate-All-Around）結構，目的主要有兩個：增強短溝道效應抑制能力，以及實現Cell之間的Self-Aligned Isolation。更重要的是，三星已經在16層VS-DRAM工藝中實際製造出了GAA Cell Transistor。
測試結果顯示，GAA電晶體由於擁有更強的Gate Controllability以及Ultra-thin Nanosheet Channel，可以獲得優秀的Subthreshold Slope（SS）和Drive Current。同時更低Vth與更陡峭SS還有機會降低DRAM工作電壓，從而進一步降低功耗。但DRAM特別看重漏電，因此三星還專門解決了GIDL（Gate-Induced Drain Leakage）問題。
三星給出了兩條路線：
Work-Function Engineering（功函數工程）——在GAA Gate靠近Drain Edge的位置形成n+ Poly-Si，從而降低峰值電場並抑制GIDL；
Junction Engineering（結工程）——通過最佳化結結構，在不明顯損失Drive Current的情況下進一步降低GIDL。
此外，16層不同Tier之間的Ion/Vth沒有表現出明顯的層間趨勢，說明三星實驗結構已經實現了比較一致的16-tier器件均勻性。
因此，這份報告實際上釋放出一個非常重要的技術訊號，GAA不僅是先進邏輯電晶體的技術路線，也開始成為未來3D DRAM Cell Transistor的重要候選架構。
六、第三個核心突破：PoC鍵合，把外圍電路放到Cell Array上方
三星VS-DRAM的第三塊核心拼圖，是Peri-on-Cell（PoC）Bonding。
傳統架構可以採用Cell-on-Peri，而三星在這裡更傾向於PoC，也就是將Core/Peripheral電路放到Cell Array上方。三星給出的主要理由是：PoC可以縮短Data Path，因此有利於提高I/O Speed和Power Efficiency。但這會引出非常複雜的晶圓級三維整合問題。三星的PoC方案需要經歷兩次Bonding Process，並把Core/Peri Wafer減薄到大約1 μm。
減薄、鍵合之後，還需要解決Bonding Void、層間連接、Overlay以及電晶體可靠性問題。三星展示了通過Surface Treatment改善Bonding Void；同時引入TSDV（Through-Si-Dielectric-Via），在DTI區域形成垂直互連，實現Cell與Core/Peripheral層之間的連接。
這裡還有一個很值得關注的製造難點：DTI與TSDV之間的Misalignment控制非常關鍵，因為它會直接影響垂直互連的Contact Resistance與連接可靠性。
更進一步，三星驗證了晶圓減薄之後Core/Peri區域的Well Isolation仍然能夠保持；薄體矽Core/Peri電晶體的各項電學參數變化控制在10%以內，說明這種PoC三維整合方案已經不只是概念結構，而是進行了實際器件與工藝驗證。
七、三星已經把16層VS-DRAM從“結構概念”推進到晶片級讀寫驗證
這篇報告最值得關注的，並不是三星簡單提出了一個“3D DRAM概念”，而是它展示了一套相對完整的16-tier VS-DRAM實驗技術體系：
2D DRAM Scaling遇到瓶頸 → 轉向Z軸堆疊 → Horizontal CAP解決電容Scaling → GAA Cell Transistor解決電晶體Scaling → PoC Bonding實現Cell與外圍電路三維整合 → TSDV負責垂直互連。
最終，三星明確表示已經實現了16-tier VS-DRAM結構的Chip-Level Write/Read Operation，並將VS-DRAM定位為延續DRAM至10nm以下節點（beyond 10nm node）的一種潛在候選技術。
小編總結
三星正在嘗試複製儲存器從“平面微縮”走向“垂直堆疊”的技術範式：通過16層VS-DRAM，將水平電容、GAA電晶體、PoC鍵合與TSDV垂直互連整合起來，讓DRAM從傳統2D Scaling正式邁向3D Scaling，並為10nm以下DRAM繼續提升密度提供新的技術路線。
(芯聯匯)