先進封裝技術前沿：CoWoS vs Chiplet vs 3D堆疊技術解析

先進封裝技術前沿：CoWoS vs Chiplet vs 3D堆疊技術解析

CoWoS解決"晶片之間怎麼連"，Chiplet解決"晶片怎麼拆"，3D堆疊解決"晶片怎麼疊"——它們是工具箱，不是單選題。

算力需求指數級往上走，先進製程卻已逼近物理極限——2nm是量產最前沿，再往下每一步代價陡增。據集邦諮詢2026年8月報導，輝達已預訂台積電2026年80萬至85萬片CoWoS晶圓產能，獨佔全年過半配額。封裝不再是"最後一道工序"，而是決定你能拿到多少產能的前置變數。

CoWoS、Chiplet、3D堆疊——這三條路線各自解決什麼問題？誰在定義當下的產業格局，誰又代表未來方向？

一、CoWoS——2.5D封裝的"當紅炸子雞"

技術原理。CoWoS以中介層（Interposer）為橋樑：中央放置AI計算晶片，周邊排布多顆HBM，高密度互連全部走中介層完成。工序拆分為兩段——CoW（Chip on Wafer）把邏輯晶片與HBM貼裝到晶圓級中介層上；WoS（Wafer on Substrate）把中介層切割後鍵合到有機封裝基板。

一個常被混淆的點：中介層並非只有一種材質。CoWoS-S用整片硅中介層加TSV，互連密度最高；CoWoS-R以RDL（重布線層）為主；CoWoS-L則是局部硅橋（LSI）加RDL的混合方案，用於Blackwell、Rubin這類最高端GPU。"硅中介層還是RDL"不是二選一，而是看用哪一款。

產能資料。台積電CoWoS產能的爬坡曲線是這樣的：2024年底約3.5萬片/月 → 2025年約7萬片/月 → 2026年底台積電自身約12萬至14萬片/月（加OSAT全行業接近20萬片/月）→ 2027年台積電至少20萬片/月 → 2028年底約26萬片/月。注意口徑差異：瑞銀把"26萬片"掛在2027年底（全行業），與"2028年底（台積電）"是兩條線，不可混用。

產能爬得再快，良率才決定能否交付。台積電何軍在2026年8月OCP APAC峰會上披露，5.5倍光罩尺寸的CoWoS已量產，多家AI客戶產品良率穩定超過98%。5.5倍光罩對應的硅中介層面積約4565平方毫米（1倍光罩約858平方毫米）。瑞銀隨後在SEMICON Taiwan 2026引用這一資料，並據此上調了產能預估。

供需缺口。摩根士丹利2026年6月測算：2027年全球CoWoS總需求將達269.4萬片、同比增長93%。拆到客戶：輝達122.2萬片、同比+57%、佔比約45%；AMD暴增至53萬片、同比+308%、佔比從9%升到20%。

這裡要更正一個流傳的說法："GoogleTPU翻倍至60萬片"並不精準——翻倍的是TPU晶片出貨量（2026年約370萬顆→2027年735萬顆以上）；以CoWoS晶圓計，Google相關需求約52萬片（博通約34.3萬＋聯發科約18萬）。

即便產能拉滿，賬仍算不平。摩根士丹利指出，即便台積電自身將CoWoS產能擴至每月20萬片，仍可能滿足不了需求；2027年底全行業月產能測算約28萬片，表面看夠用，但最高端的CoWoS-L/S依然供不應求。

產能外溢與收入。由於自有產線滿負荷，台積電計畫把CoW（晶片貼裝至中介層）環節外包給日月光投控等封測企業——以往只外放後期的WoS，這次外放的是技術權重更高的CoW貼裝。收入側，摩根士丹利預測台積電2027年CoWoS收入達400億美元、AI相關總營收達863億美元、同比增長218%（機構預測口徑）。

二、Chiplet——晶片設計的"樂高革命"

CoWoS解決"連"的問題，Chiplet解決的是"晶片怎麼拆"。傳統做法是把儘可能多功能塞進一顆大晶片，但它有兩個致命傷：面積越大良率越低（一個缺陷就報廢整顆）；不同功能模組被迫綁在同一先進製程上，成本無法最佳化。

Chiplet把大晶片拆成多個小晶片，再用先進封裝互連實現異構整合。不同功能模組可以用不同製程、來自不同廠商的晶片組合——計算核心用最先進製程，I/O和快取用成熟製程，各取所需。

標準化是這條路線的關鍵變數。UCIe 3.0規範於2025年8月5日發佈，將資料速率從32 GT/s翻倍至48 GT/s和64 GT/s，並引入執行階段重校準、擴展邊帶傳輸（覆蓋距離延伸至100mm）等改進。該規範入圍了FMS 2026最佳展示獎的Connectivity類別（finalist，該類別最終獲獎者為CXL Consortium）。

產品落地也在推進。AMD宣佈其Versal RF系列自適應SoC將首次在自適應SoC產品線中原生支援UCIe 1.1，搭載UCIe 1.1的量產晶片計畫2027年第四季度供貨。

對中國晶片企業而言，Chiplet的份量更重。在先進製程獲取受限的背景下，用成熟製程的晶片通過先進封裝"組合"出接近先進性能的系統，是一條現實可行的替代路徑——這恰恰是Chiplet架構設計初衷的延伸。

三、3D堆疊——突破平面限制的"垂直革命"

2.5D是"橫向鋪開"，3D堆疊是"向上要空間"。技術核心是混合鍵合（Hybrid Bonding）：台積電的SoIC（System on Integrated Chips）採用銅對銅（Cu-Cu）直接鍵合，把多顆晶粒垂直堆疊，凸塊被取消，互連距離大幅縮短，功耗隨之下降、頻寬密度提升。

代價很直接——資本開支。據TrendForce援引資料，SoIC每1萬片/月的產能投資約68億至70億美元，遠高於CoWoS。產能上，台積電2026年建立約1萬至1.5萬片/月的SoIC產能，展望2027年底約3.5萬片/月、2028年底約6.5萬片/月。

HBM側也在探路。SK海力士明確指出，混合鍵合是16層及以上HBM產品的必要技術——直接Cu-Cu連接、去掉微凸塊，可降低堆疊厚度、改善散熱。需澄清：SK海力士此前推出的16層HBM3E用的是先進MR-MUF工藝，並非混合鍵合；混合鍵合全面採用，業界預期要到HBM4E/HBM5階段。

需求端最值得關注的是輝達。其下一代GPU架構代號"Feynman"，計畫2028年推出，有供應鏈消息稱它將採用類似AMD X3D的堆疊方式、借助台積電SoIC整合額外單元。但Feynman採用SoIC這一關聯目前屬於供應鏈爆料，輝達官方尚未證實。

真正把三條路線"套娃"起來的，是AMD的MI300。它採用被稱為"3.5D"的封裝：先用SoIC混合鍵合，把計算裸片（CDNA3）垂直疊在I/O裸片之上；再連同8顆HBM一起，放到CoWoS的2.5D封裝上。一次封裝，同時用上兩條路線。

四、三條路徑的比較與互補

把三條路線放進一張表，差異一目瞭然。

CoWoS解決"晶片之間怎麼連"，Chiplet解決"晶片怎麼拆"，3D堆疊解決"晶片怎麼疊"。

三者不是替代關係，而是先進封裝的"工具箱"——需要哪個拿哪個，更多時候是一起用。

五、國產先進封裝的追趕

先把盤子說清楚。據群智諮詢，2026年全球先進封裝市場規模預計達587億美元、同比增長約97%。這裡必須標註口徑：群智的"先進封裝"是狹義定義，僅指2.5D/3D封裝，反推其2025年基數約298億美元，明顯低於Yole、中商等機構口徑下的約531億美元。587億這個數字在其他機構口徑下不可直接比較。

佔比的變化更確定。中國半導體行業協會口徑顯示，2026年先進封裝佔整體封測市場的比重將首次突破50%（約54%）。至於"AI專屬封裝毛利率48%至55%"，目前僅見於自媒體轉述，未能找到摩根士丹利研報的一手來源，引用時需謹慎。

供需是另一個關鍵詞。群智諮詢資料顯示，2025年全球先進封裝產能供需比約為-23%，大量訂單排期超過一年，預計到2027年下半年產能才達到平衡點。這個"拐點時間"，正是"高景氣至少延續到2027年下半年"的來源。

國產封測廠的業績，驗證了這條曲線的斜率。

技術卡位上，盛合晶微被稱為中國大陸唯一實現2.5D異質整合大規模量產的封測廠（券商及公司口徑）。這裡要加一個限定：長電科技的XDFOI®平台同樣宣稱已實現規模量產，因此"唯一"更穩妥的表述是"硅基2.5D大規模量產領域領先"。

擴產是直接回應。據EET China口徑，2026年A股先進封裝板塊上市公司年內合計擴產投資已超300億元（不同統計範圍下另有274億、390億等版本）。其中，長電科技擬在上海臨港新片區建設高端先進封測工廠，項目總投資78億元，分兩期建設，一期計畫2028年下半年完成。

為什麼國產封測的戰略權重在上升？答案在兩條線的交匯處：摩爾定律趨近物理極限，疊加國內先進晶圓製程面臨外部約束——先進封裝恰好是國產半導體產業鏈中"確定性最高"的突圍方向之一。它不依賴最先進的光刻機，卻能顯著提升系統性能，且中國在封測環節本就有產能基礎和客戶關係。

六、風險與趨勢判斷

風險之一，CoWoS產能擴張與需求節奏的錯配。產能是按一年前的判斷建的，需求卻可能因大模型迭代驟起驟落。擴產太猛會過剩，太慢會丟客戶。

風險之二，3D堆疊的工程難題。混合鍵合良率、散熱管理、測試複雜度，三個都是硬骨頭。堆得越高，中間那顆晶粒散熱越難，測試也越難在堆疊前完成。

風險之三，Chiplet生態的標準化處理程序。UCIe 3.0已發佈，但從規範到大規模互操作產品，中間隔著廠商博弈。生態跑得慢，"樂高"就搭不起來。

風險之四，國產在高端環節的差距。國產封測的業績增長，很大部分來自成熟環節和海外外溢訂單，最尖端的2.5D/3D能力與國際巨頭仍有代際差。

趨勢上，三個判斷。先進封裝正從"輔助環節"變為"核心能力"，它不再是設計完成後的收尾工序，而是從架構定義階段就要納入的約束條件。三條路線正走向融合，AMD MI300的"3.5D"就是訊號——"CoWoS+Chiplet+3D堆疊"的組合式封裝，會成為高端晶片的常態組態。格局上，台積電"一超多強"短期難破；國產封測廠的機遇在"國產替代+海外外溢"雙重驅動——當台積電把CoW工序外包出去時，有能力承接的廠商就拿到一張新門票。

七、結論

先進封裝不是"一道工序"，而是決定AI晶片性能天花板的核心能力。當先進製程的邊際收益遞減，封裝的邊際收益在上升，天平已經傾斜。

三條路線的定位可以這樣記：CoWoS是當下的"產能瓶頸"，Chiplet是設計端的"架構革命"，3D堆疊是未來的"垂直方向"。

對投資人而言，先進封裝的高景氣度至少延續至2027年下半年，但需要盯住兩件事——三條路線的融合趨勢，以及國產替代的真實進度（看量產良率，而不是看擴產公告）。

對工程師而言，一個正在發生的轉變是：封裝設計正在從"後端收尾"走向"前端定義"。晶片架構師在設計階段就要考慮中介層面積、HBM排布、鍵合方式——理解先進封裝，正從加分項變成必備能力。 (EconoBytes)