分享台灣國立陽明交通大學的研究，針對 CFET（互補場效應電晶體）堆疊結構的標準單元庫綜合難題，提出一種基於 DRC（設計規則檢查）感知尋找表的可擴展綜合方法，針對性最佳化引腳有效訪問性能。
CFET 堆疊結構可縮小單元面積、提升 M0 層布線靈活性，但也導致布線軌道縮減、引腳可訪問性下降。傳統引腳可訪問性評估指標 RPA 僅計算空間可達性，無法識別因阻塞、引腳位置引發的潛在 DRC 違規，產生大量無效訪問點，拖累後端佈局布線的效率與良率。
該研究採用兩階段綜合流程：第一階段完成單元佈局與接觸孔分配，通過擴散共享、單元翻轉等策略壓縮面積、最佳化線長；第二階段為核心創新：一是建構 RPA 尋找表，將引腳鄰域狀態編碼為向量並預計算縮放後的 RPA 值，複雜度僅 O (T²)，為高速最佳化提供支撐；二是提出 DRC 感知的 DARPA 指標，通過模擬引腳訪問空間預校驗規則，將違規訪問點權重設零，無需生成最終金屬層即可篩選有效引腳；三是設計均衡 DARPA 增量最佳化策略，按閾值逐級迭代，保障所有 I/O 引腳訪問質量均衡。
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