人們對大型語言模型（LLM）的熱情高漲，正推動著人工智慧規模資料中心的爆炸式增長。新建的資料中心和規劃中的資料中心似乎如雨後春筍般湧現。伴隨這種建設熱潮而來的是巨大的壓力，人們需要更高的計算能力、更低的單次推理能耗以及更高的機架級可靠性。能夠提供如此高性能的伺服器主機板依賴於GPU、AI加速器和CPU。這些裝置已經從單個單晶片發展成為採用先進封裝技術組裝的多晶片系統。如今，催生多晶片系統的壓力也正促使這些元件變得更大、更熱、更複雜。對於這些系統級封裝 (SiP) 而言，資料中心營運商所關心的性能特徵（頻寬、延遲、功耗和可靠性）越來越不是由晶片本身決定，而是由承載、互連和冷卻晶片的先進封裝技術決定。這種壓力迫使先進封裝技術拿出可信的路線圖，以支援更多的晶片、更高的速度，並持續控制熱問題和機械問題。岔路口隨著路線圖逐漸清晰，我們越來越清楚地認識到，通往更強大未來的道路並非只有一條。相反，我們正面臨一個岔路口，前方有幾條截然不同的分支。每條分支都有其自身的優勢和劣勢。每條分支都會影響系統劃分以及後續GPU、加速器和CPU的供應鏈。系統設計人員必須瞭解各種選擇，並在設計規劃初期就做出考慮封裝因素的決策。本文對比了目前湧現出的四個極具競爭力的發展方向：1、擴展 CoWoS。2、過渡到 CoPoS，它是 CoWoS 的面板級扇出演化版本。3、推出玻璃芯面板基板。4、採用晶片-晶圓-平台-PCB（CoWoP）技術，無需有機基板。我們不會尋找唯一的贏家，而是會研究每個選項可能適用的場景，以及設計團隊如何在生態系統發展過程中保持選擇的靈活性。CoWoS：已驗證，但仍有侷限性如今，採用HBM技術的多晶片AI加速器主要基於晶圓襯底上的晶片（CoWoS）工藝建構。矽中介層在300毫米晶圓上採用傳統的前端和後端工藝製造。該中介層提供高密度重分佈層（RDL），用於在邏輯晶片和多個HBM堆疊層之間建立數千個細間距連接，以及用於將電源和訊號傳輸至有機襯底的矽通孔（TSV）。流程很簡單：晶片被放置並鍵合到中介層晶圓上，晶圓被切割成大型矩形中介層，圓形邊緣的廢料區域被丟棄。然後，晶片-中介層元件被安裝在高性能有機基板上——通常基於味之素增厚膜（ABF）——該基板用作粗焊層，並提供連接到PCB的焊球：頂部的散熱片和冷卻裝置完成整個堆疊結構。這種架構自然而然地產生了三種互連方式：1、片上佈線速度極快且密度很高。2、矽中介層上的互連速度稍慢，密度也較低。3、有機基板和PCB中的布線速度相對較慢且稀疏。系統架構師需要權衡這些領域——在晶片之間劃分功能，並決定那些訊號留在晶片上、那些訊號穿過中介層或那些訊號穿過基板——以滿足頻寬、延遲和功耗目標。CoWoS技術已投入生產多年，被認為是一項成熟且低風險的技術。它是當今大多數旗艦級AI加速器和高端網路ASIC的基礎。然而，首要的限制因素是中介層尺寸。在主流的CoWoS-S方案中，中介層的尺寸受限於光罩的曝光面積。目前的產品支援最大可達光罩尺寸三倍的中介層，約為2700平方毫米。超過這個大約2700平方毫米的範圍，則需要更複雜的方案，例如CoWoS-L或CoWoS-R，這會增加工藝複雜性和成本。第二個限制因素是幾何形狀。我們需要從圓形晶圓上切割出大塊的矩形晶片。即使經過精心的晶片拼接，晶圓邊緣區域仍有相當一部分無法用作可用的中介層。實際上，只有大約三分之二的理論晶圓面積能夠轉化為大尺寸、高品質的中介層晶片。最終得到的這項技術功能卓越，但資本密集且產能有限。代工廠已投入巨資提高CoWoS的產量，但人工智慧加速器和其他多晶片系統的需求仍在不斷增長。對許多項目而言，問題不在於CoWoS在技術上是否適用，而在於它能否以合適的產量、可接受的成本和令人滿意的進度交付。CoPoS：另一條道路一種擬議的後續技術是晶片封裝在基板上的面板封裝（CoPoS），這是一種面板級扇出封裝技術。從概念上講，CoPoS 將 CoWoS 的理念擴展到矩形面板而非圓形晶圓。根據供應商和工藝的不同，目前路線圖上的面板尺寸範圍約為 300 × 300 毫米到 500 × 500 毫米。從系統角度來看，主要優勢在於面積利用率。大型矩形器件可以自然地平鋪在矩形面板上，其死區面積遠小於圓形晶圓。對於接近 CoWoS-S 極限的超大型 AI 封裝而言，這額外的可用面積可以直接轉化為每個載體上更多的封裝，以及每平方毫米“有效”中介層或扇出區域更低的成本。基於有機或玻璃載體的面板工藝已經實現了線間距在 3–5 µm 範圍內的重分佈層，並且研發工作正朝著更精細的幾何尺寸邁進。雖然這還不如最先進的矽中介層布線那樣激進，但如果精心選擇凸點間距和介面寬度，對於許多基於邏輯的 HBM 拓撲結構來說已經足夠了。權衡之處在於成熟度。CoPoS 需要新的工具、新的材料處理方法和新的良率學習。公開的路線圖和行業報告顯示，試點生產線預計將在本十年中期投入使用，而大規模生產則預計在本十年末期實現。這使得 CoPoS 成為一種中期選擇：對於需要大扇出面積且能夠將產品發佈窗口與該時間表相匹配的設計而言，它具有吸引力；但對於近期高風險的旗艦產品而言，它目前還無法直接替代。玻璃芯面板：基材升級與此同時，基板行業正在研發玻璃芯面板基板。與有機芯材相比，玻璃具有以下幾個吸引人的特性：1、優異的尺寸穩定性和較低的翹曲度，有助於大尺寸面板的對齊和產量。2、低介電損耗，對於多千兆位元和數十千兆位元鏈路意義重大。3、核心兩側可採用細間距 RDL，並可通過玻璃通孔 (TGV) 連接它們。裝置和材料供應商已公佈了玻璃基板的路線圖，其線寬/間距正逐步縮小至微米級，面板尺寸也與面板級扇出尺寸類似。實際上，玻璃芯材可以將類似中介層的布線密度引入基板本身。對於系統和晶片設計人員而言，玻璃材質開啟了多種應用場景：1、通過將更多布線轉移到玻璃芯中，減少或消除某些 2.5D 元件中對單獨的矽中介層的需求。2、在玻璃核心上結合面板級扇出，可以建構非常大的 AI 或網路封裝，而不會使 CoWoS-S 超出其舒適範圍。3、在封裝等級上為晶片、SerDes 或射頻功能啟用低損耗、高頻路徑。玻璃芯並非免費升級。它需要不同的成型工藝、處理和加固方式，以及新的檢測策略。現有的有機芯生產線已基本攤銷完畢，對許多產品而言仍具有吸引力。實際上，玻璃芯很可能首先出現在高端、頻寬需求最高的系統中，然後隨著產量增長和成本下降，逐步推廣到更廣泛的市場。CoWoP: Collapsing Package and Board在四種方案中，晶片封裝在晶圓上並置於平台PCB上（CoWoP）是最具顛覆性的。與將矽中介層或扇出元件安裝在有機封裝基板上不同，CoWoP 將整個結構直接連接到高密度印刷電路板上（圖3）。ABF或BT基板從堆疊結構中消失。為了實現這一點，PCB必須變得更像基板。這需要線寬/間距在15-20微米範圍內的超高密度互連（Ultra-HDI）板，需要多次層壓工藝，以及精心設計的材料來控制翹曲和熱膨脹係數（CTE）。這與目前主流的伺服器主機板相比還有很大的提升空間，但隨著PCB技術的進步，這並非遙不可及。如果CoWoP技術能夠在直接安裝到電路板上的大型中介層或扇出元件上實現穩定的良率，那麼它將帶來顯而易見的優勢：更少的層數、更少的組裝步驟，以及更短的從晶片到系統的路徑。此外，它還能將更多的價值和創新機會轉移到PCB製造商手中，從而有可能改變先進封裝供應鏈的結構。CoWoP的風險在於，它將多個極具挑戰性的問題——精細PCB製造、大尺寸電路板的平整度、大電流供電以及先進的檢測技術——壓縮到一個單一且高度整合的解決方案中。目前，它仍更接近概念和早期演示階段，而非大規模生產階段。設計人員應將其視為一種長期選擇，而不是CoWoS或CoPoS的直接替代方案。選擇道路，沒有單一的贏家鑑於這些不同的選擇，人們很容易問那一種會“勝出”。但更現實的觀點是，這四種選擇將共存，各自服務於不同的市場領域：1、當必須最大限度地降低進度和技術風險時，CoWoS 仍然是旗艦級 AI 加速器和高端網路 ASIC 的默認選擇。2、當面板級流程在生產中得到驗證且產能到位時，CoPoS 對於超大型、高頻寬封裝就具有吸引力。3、玻璃芯面板可作為基板的升級途徑，在某些應用中可以補充或部分取代矽中介層。4、一旦超高密度互連PCB製造和檢測技術成熟，CoWoP最終可能會為批次系統提供一條簡化、經濟高效的途徑。大多數公司不會把所有賭注都押在單一業務上。相反，它們會進行業務多元化佈局：1、在面板級替代方案明確準備就緒之前，產品堆疊的頂端仍將使用 CoWoS。2、中端加速器和專用資料中心晶片更早地遷移到 CoPoS 或玻璃芯基板，在這些晶片中，封裝成本比絕對互連密度更為關鍵。3、一旦電路板生態系統能夠支援，邊緣人工智慧、消費電子和汽車產品就會探索類似 CoWoP 的流程，利用更簡單的組裝和更薄的堆疊。設計團隊實用指南隨著生態系統的演變，建築師和實體設計師可以通過一些務實的措施來減少未來的痛苦：介面設計應考慮封裝特性，但不要侷限於特定封裝：平面圖、凸點圖和介面間距的設計應同時支援基於中介層和面板級基板，而無需完全返工。避免僅適用於單一工藝的假設。儘早模擬多種堆疊方案：CoWoS、CoPoS、玻璃芯和CoWoP 各自都會改變熱路徑、機械性能和供電網路。對幾種候選堆疊方案進行系統級分析，可以在最終確定封裝方案之前，揭示那些方案可行以及真正的瓶頸可能在那裡。在整個供應鏈中建立並維護良好的關係：晶圓代工廠、OSAT廠商、基板製造商、面板製造商和PCB供應商的發展速度各不相同。產能獲取和早期資訊往往比產品路線圖上的品牌標識更為重要。廣泛的合作夥伴網路能夠讓設計團隊在技術和需求不斷變化時擁有更大的靈活性。先進封裝不再僅僅是後端細節，而是系統架構、成本結構和產品上市時間的核心組成部分。好消息是，我們的選擇越來越多，而不是越來越少。如果我們能在設計時充分考慮這些選擇，並保持路線圖的靈活性，那麼即將到來的岔路口將成為我們實現差異化的契機，而不是阻礙創新的瓶頸。 (半導體行業觀察)

郭明錤稱CoWoP最樂觀2028年量產。近日，一項創新的封裝技術CoWoP（Chip on Wafer on PCB）在半導體行業內引起了廣泛關注。據悉，CoWoP技術是從當前主流的2.5D整合技術CoWoS演變而來，其核心改進在於取消了獨立的底層基板，轉而採用高品質的基板級PCB（Substrate-Level PCB, SLP）作為替代。根據網路上流傳的演示文件，CoWoP技術的目標是在今年8月對輝達GB100超級晶片進行功能性測試，以全面評估其在多個維度上的性能和潛力。此次測試旨在確保CoWoP技術能與輝達的GR150超級晶片項目同步推進，其中GR150預計是Grace Rubin系列的一員，儘管目前關於GR系列超級晶片的具體資訊尚不明朗。根據流傳的技術藍圖分析，CoWoP未來可帶來七大改變，包括：訊號完整性（SI）提升：省去一層封裝基板，訊號路徑更短、更直接，NVLink和HBM通訊損耗顯著降低，傳輸距離可延長。電源完整性（PI）強化：電壓調節器可更靠近GPU，減少寄生參數。散熱效能提升：取消晶片上蓋（lid），晶片直接接觸，帶來更佳散熱效果。降低PCB熱膨脹係數，解決翹曲問題。改善電遷移（Electromigration）。降低ASIC成本（無封裝、無蓋子）。支援更彈性的晶片模組整合方式，邁向無封裝架構長期願景。業內分析師郭明錤對CoWoP技術的量產前景持謹慎樂觀態度，認為該技術要到2028年輝達Rubin Ultra時期實現量產是相當具有挑戰性的目標。他指出，建構適用於高規格晶片的SLP生態系統困難重重，同時CoWoP與另一項創新技術CoPoS的同步推進也帶來了較高的風險。CoWoP 是近期AI伺服器產業的焦點，這是一項好技術且值得持續關注，但也不能忽略量產/商業化存在的高度不確定性與挑戰。網路上已經有很多關於其技術優勢與製造挑戰的分析，郭明錤從另外兩個角度來分析：首先用Apple的例子來對比。根據臻鼎的年報，可推論Apple至少從2013年就開始投入SLP研發，至2017年才開始量產並用於新款iPhone（X、8與8Plus）。這四年間，Apple、材料商、製造商與裝置商合作，共同解決研發與量產問題，這不僅僅是單一技術的開發，更是整個產業生態的升級。現在的PCB產業技術當然遠勝十年前，但輝達在技術與供應鏈的掌控能力上，不見得勝過10年前的 Apple，且CoWoP要匯入SLP 的挑戰也超過 iPhone 案例（粗略來看，前者是後者約萬倍的系統功耗、一半以下的線寬線距、3倍以上的層數、百倍的面積）。在沒有具體的實際測試結果前，認為 CoWoP能在2028年量產並用於 Rubin Ultra，是相當樂觀的預期。CoWoP 與 CoPoS 同時量產與商業化的挑戰十分艱巨。台積電有另一項次世代封裝技術 CoPoS，也計畫在 2028 年後量產。CoWoP 在理論上能夠改善傳輸效率並簡化供應鏈，但 CoPoS 要解決的是非常實際的生產效率問題。因此從商業化角度而言，CoPoS 的優先順序理應高於 CoWoP，而在實際操作中，要在一年內同時匯入兩項重大創新但未經實證的技術，風險是相當高的，這也是CoWoP要在 2028 年量產面臨的另一挑戰。此外，之前業內人士也指出CoWoP面對的挑戰仍不少，包括：主機板技術門檻大幅提高，Platform PCB必須具備封裝等級的布線密度、平整度與材料控制；返修與良率壓力劇增，GPU裸晶直接銲接主機板，失敗即報廢，製程容錯空間低；系統協同設計更複雜，增加開發成本；技術轉移成本高。 (EDA365電子論壇)

摩根大通稱，輝達正在探索的晶片封裝技術CoWoP，將利用先進的高密度PCB（印刷電路板）技術，去除CoWoS封裝中的ABF基板層，直接將中介層與PCB連接，具有簡化系統結構，更好的熱管理性能和更低功耗等優勢。該技術有望替代現有的CoWoS封裝方案。最近市場炒得火熱的晶片晶圓板封裝（CoWoP）技術，與現有的CoWoS封裝有什麼區別？對供應鏈有何影響？商業化前景如何？8月5日，據追風交易台消息，摩根大通在最新研報中稱，輝達正在探索一項革命性的晶片封裝技術CoWoP（Chip-on-Wafer-on-PCB），該技術有望替代現有的CoWoS封裝方案。摩根大通指出，這一技術變革將利用先進的高密度PCB（印刷電路板）技術，去除CoWoS封裝中的ABF基板層，直接將中介層與PCB連接。該行還在研報中詳細分析了"CoWoP"技術對於供應鏈的影響，認為對ABF基板廠商顯然是負面消息，卻是PCB製造商的重大機遇。雖然，摩根大通分析師認為該技術在中期內商業化機率較低，主要受制於多重技術挑戰，但是該行在研報中強調：無論CoWoP是否成功量產，輝達都通過系統級方法繼續引領資料中心AI基礎設施創新。01. 算CoWoP技術原理與優劣勢分析研報稱，CoWoP代表Chip-on-Wafer-on-PCB技術路徑。在完成晶片-晶圓中介層製造步驟後，中介層（頂部帶晶片）直接安裝到PCB（也稱為平台PCB）上，而不是像CoWoS工藝那樣繫結到ABF基板上。該技術的潛在優勢包括：簡化系統結構，通過減少傳輸損耗提高資料傳輸效率，確保NVLink互連更高的範圍；更好的熱管理性能和更低的功耗；降低每代產品都在上升的基板成本；潛在減少一些後端測試步驟。然而，摩根大通認為，這項技術存在關鍵挑戰。目前只有蘋果公司採用mSAP或SLP PCB技術，但其節距尺寸更大，PCB板面積更小，因此將此技術擴展到具有更高載流能力的大型GPU仍然是技術和營運挑戰。02. 供應鏈影響：IC基板負面衝擊顯著、PCB製造商的重大機遇摩根大通在研報中稱，對ABF基板廠商而言，這顯然是負面消息，因為基板附加值可能會大幅減少或完全消失，更複雜、精細節距的訊號路由將轉移到RDL層（中介層），而高端PCB層承擔封裝內路由步驟。摩根大通認為，對於PCB製造商，是一個重大機遇高速。研報指出：“性能與主機板高電流/電壓要求之間的權衡是阻止平台PCB實現真正基板規格的主要挑戰。mSAP是在實現25/25微米更精細線/間距尺寸方面最佳的PCB技術，但仍遠低於ABF的亞10微米線/間距能力。”因此，該行認為，具備先進mSAP能力以及基板/封裝工藝深度知識的公司將更有優勢。03. 演算法革新：中期內商業化機率較低無礙輝達創新領導力持續強化摩根大通分析師認為，由於多重技術挑戰，CoWoP中期內商業化的機率仍然較低。歷史上，更高的I/O數量和更精細的線/間距尺寸（CoWoS-L降至5微米，CoWoS-S約10微米）需要遷移到ABF基板。對於AI加速器，即使ABF基板也預計會在5/5線/間距尺寸之後失效。PCB技術即使使用mSAP，目前也只能達到20-30微米的線/間距寬度，與期望性能相比仍存在較大差距。據追風交易台此前消息，大摩也表示，當前高密度互連(HDI) PCB的L/S為40/50微米，即使是用於iPhone主機板的類基板PCB(SLP)也僅達到20/35微米，要將PCB的L/S從20/35微米縮小到10/10微米以下存在顯著技術難度。此外，摩根大通認為，輝達目前確定的路線圖（向CoWoS-L、CoPoS發展，在Cordelia Board中採用GPU插座）與CoWoP追求的新方向也相當矛盾。供應鏈研究顯示，高附加值封裝生態系統參與者（如台積電）參與度不高，主要集中在PCB廠商和特定的OSAT廠商，這降低了商業化的可能性。不過，摩根大通指出，無論CoWoP是否成功量產，輝達都通過系統級方法繼續引領資料中心AI基礎設施創新。“在半導體領域，輝達率先推出CoWoS-L封裝，探索CoWoP和CoPoS封裝技術，並可能領導大規模CPO（共封裝光學）應用和1.6T光學技術發展。”摩根大通稱，這種持續創新能力預計將使輝達在未來數年內保持GPU領域的領先優勢，並在與ASIC競爭中佔據主導地位。 (硬AI)