CPO與PCB是光通訊產業鏈中游關鍵環節，技術密集且價值度高。CPO實現光電器件與晶片封裝一體化，破解AI算力提升中的傳輸速率與能耗瓶頸，已從概念驗證邁向批次交付。高端PCB為高速傳輸提供核心載體，技術成熟度持續提升，二者共同支撐光模組等產品性能升級，成為技術規模化商用的核心支撐。二者核心驅動力來自下游爆發式需求：AI大模型訓練對資料中心傳輸提出極限要求，5G深度覆蓋推動網路流量激增，傳統方案難滿足，CPO與高端PCB成為剛需。本期主要梳理一下A股在CPO、PCB領域同時佈局且三季報淨利潤增長最快的10家公司，分享給大家一起探討研究。（參考資料為三季報扣非淨利潤增長率）特別聲明：以下內容絕不構成任何投資建議、引導或承諾，僅供學術研究、研討之用。第10. 威爾高PCB關聯：專業PCB製造商，產品覆蓋汽車電子、工業控制等領域CPO關聯：公司有100G、25G光模組產品。三季報扣非增幅：2025年三季報扣非淨利潤同比增長約76.39%第9. 生益科技PCB關聯：PCB基材龍頭，覆銅板產能全球領先，支撐高端PCB製造CPO關聯：間接服務CPO產業鏈，高端覆銅板可適配高速傳輸需求三季報扣非增幅：2025年三季報扣非淨利潤同比增長約81.25%第8. 方正科技PCB關聯：佈局PCB製造與方案服務，產品應用於通訊、消費電子CPO關聯：光模組是公司重點佈局方向之一三季報扣非增幅：2025年三季報扣非淨利潤同比增長約85.88%第7. 中京電子PCB關聯：高端PCB核心廠商，深耕汽車電子、5G通訊等細分賽道CPO關聯：探索高速PCB技術，可間接配套CPO相關傳輸模組需求三季報扣非增幅：2025年三季報扣非淨利潤同比增長約114.89%第6. 本川智能PCB關聯：專注小批次定製化PCB，服務工業控制、通訊裝置客戶CPO關聯：公司有產品應用於光模組，光模組項目推進中三季報扣非增幅：2025年三季報扣非淨利潤同比增長約142.98%第5. 明陽電路PCB關聯：PCB製造商，產品涵蓋通訊、汽車、醫療等多應用場景CPO關聯：有400G、800G光模組技術儲備，其中400G已經小批次推向市場三季報扣非增幅：2025年三季報扣非淨利潤同比增長約224.13%第4. 勝宏科技PCB關聯：全球PCB重要廠商，高端多層板、HDI板產能優勢顯著CPO關聯：高速PCB技術成熟，可配套CPO模組的傳輸載體需求三季報扣非增幅：2025年三季報扣非淨利潤同比增長約317.75%第3. 生益電子PCB關聯：生益科技子公司，專注高端PCB製造，聚焦通訊、伺服器CPO關聯：間接服務CPO產業鏈，伺服器用高端PCB可適配相關需求三季報扣非增幅：2025年三季報扣非淨利潤同比增長約526.1%第2. 弘信電子PCB關聯：佈局FPC（柔性PCB），產品應用於消費電子、汽車電子CPO關聯：子公司有研發和生產光模組產品三季報扣非增幅：2025年三季報扣非淨利潤同比增長約829.4%第1. 興森科技PCB關聯：PCB樣板及快件龍頭，提供PCB設計、製造一體化服務CPO關聯：可提供CPO相關PCB樣板定製，支援產業鏈技術研發三季報扣非增幅：2025年三季報扣非淨利潤同比增長約1195.5%中國是全球光通訊製造與創新中心，光纖光纜、光模組等領域市場份額領先。在CPO、高端PCB材料等前沿領域，全球競爭格局尚未固化，疊加地緣因素推動供應鏈區域化重構，中國產業鏈有望突破關鍵環節，實現自主化升級，把握全球數位化轉型的長期機遇。 (黑馬挖掘機)

在AI晶片快速發展的浪潮中，GPU、AI ASIC等高性能計算（HPC）核心，以及HBM（高頻寬記憶體），正成為採用 2.5D/3D 封裝技術的高端產品的主力軍。先進封裝平台對於提升器件的性能和頻寬至關重要，其重要性已使其成為半導體領域最熱門的話題，熱度甚至超越了以往的尖端工藝節點。近期，有關英特爾的先進封裝技術 EMIB 正被科技巨頭蘋果和高通評估的消息引發了廣泛關注：蘋果在相關招聘資訊中，尋求熟悉 CoWoS、EMIB、SoIC、PoP 等技術的 DRAM 封裝工程師；高通也在招募資料中心產品管理總監，要求熟悉英特爾EMIB技術。雖然這些動作尚不意味著兩大晶片設計巨頭已正式轉向，但它們明確透露出全球頂級自研晶片企業正在積極評估英特爾作為台積電之外的潛在替代方案。圖片來源：高通公司而在AI晶片的先進封裝領域，台積電、英特爾和三星已經形成了“三強鼎立”的格局。由於自身定位不同，這三家公司在產業鏈中也承擔著不同的封裝角色。據Yole Group的分析，短期來看，2025年第二季度先進封裝收入將超過120億美元。在人工智慧和高性能計算強勁需求的推動下，預計下半年市場表現將更加強勁。長遠來看，2024年先進封裝市場規模約為450億美元，預計將以9.4%的強勁復合年增長率增長，到2030年達到約800億美元。台積電：GPU與超大規模 HBM 的唯一答案台積電 CoWoS（Chip-on-Wafer-on-Substrate）是台積電開發的一種2.5D先進封裝技術，它允許將包括邏輯晶片、儲存器晶片和模擬晶片在內的多個晶片並排整合在高密度矽中介層上。CoWoS技術於2010年代初推出，經過近十年的持續迭代，已經成為全球高頻寬封裝的事實標準。目前使用 CoWoS 的廠商包括：輝達（H100、H200、GB200 皆採用 CoWoS 或 CoWoS-L）、AMD MI300 系列、Broadcom AI ASIC、Marvell部分加速晶片。其成熟度無可替代，但其問題同樣無可避免。第一，CoWoS產能嚴重不足：被輝達長期鎖死。外媒普遍估計，僅輝達一家就佔用CoWoS超過一半的產能。瑞銀預計，受Blackwell、Blackwell Ultra以及Rubin驅動，2026年輝達對CoWoS晶圓的需求量將達到67.8萬片，較今年增長近40%；另外，預計到2026年，輝達的GPU總產量將達到740萬片。加上 AMD、Broadcom，CoWoS進入“排隊周期 > 產品生命周期”的極端狀態。這意味著蘋果、高通、博通在評估新晶片封裝時，會處於“排不到隊”的被動局面。根據台積電在2025年第三季度的財報披露，高性能計算（HPC）業務的銷售額環比持平。台積電強調，這並非是AI需求有所減弱。恰恰相反，實際需求比公司在三個月前的預期更為強勁。營收增長的主要瓶頸在於先進封裝產能不足，特別是 CoWoS 技術，它限制了 HPC 產品的出貨量。對此，台積電正在緊鑼密鼓的擴產CoWoS產能。據大摩的預估，台積電計畫2026年底前將其CoWoS產能從原先預估的100kwpm（千片／每月）擴大20%以上。目前預期CoWoS產能將達到至少120-130kwpm。第二，大中介層成本高昂，封裝BOM成本飆升。CoWoS的鐳射中介層面積高達數百平方毫米，且是65nm/45nm等成熟節點，但仍貴。在先進封裝報價中，中介層往往佔據50%-70%成本。在某些客戶案例裡，“封裝比晶片本體更貴”。CoWoS-S第三，HBM堆疊越多，CoWoS熱密度越難管理。H200、GB200的HBM堆疊量比H100 更高，封裝區熱點進一步集中。總的來說，CoWoS是最好的選擇，但不是人人都買得起，也不是人人都排得到。台積電 SoIC（3D 堆疊）雖然能加速發展，但對成本與良率的壓力極大。英特爾EMIB成為Plan B如果說台積電CoWoS是“高頻寬王者”，那麼英特爾的EMIB + Foveros組合，則是靈活性、成本結構與本土化供應鏈的集合體。過去10年，業界討論英特爾更多集中在製程節點落後，但忽略了一個事實：英特爾在先進封裝上，是最早、也是最激進投入的玩家之一。如今，隨著蘋果、高通等頂級晶片廠開始招募 “EMIB Packaging Engineer”，英特爾的封裝技術路線首次進入全球手機SoC、大型ASIC客戶的審視窗口。那麼，為什麼是 EMIB？EMIB結構圖（來源：英特爾）EMIB（Embedded Multi-die Interconnect Bridge）本質是一種嵌入式矽橋——不是覆蓋整個封裝，只在需要高速互聯的局部區域增加高密度矽布線。如下圖所示，EMIB是在基板腔體中放置矽橋，並通過粘結劑固定；隨後在其上方疊加介電層和金屬走線層。通過在Chiplet上結合兩種不同的凸點間距（bump pitch），EMIB 可實現成本高效的異構整合，並支援超大規模的系統擴展。據英特爾的材料顯示，EMIB 是業界首個在封裝基板中嵌入矽橋的2.5D互連解決方案。自2017年以來已進入大規模量產，並被應用於伺服器、網路和高性能計算等領域的產品中。相比CoWoS：從架構上來看，CoWoS使用的是整塊大中介層，EMIB是小片矽橋按需嵌入，佔用的空間非常小。因此不會影響輸入/輸出（I/O）訊號的平衡，也不會破壞系統的電源完整性（power integrity）特性。這與完整的大面積矽中介層形成鮮明對比：在使用矽中介層的方案中，所有訊號和電源通孔（vias）都必須穿過中介層，帶來額外阻抗與噪聲；從成本上來看，由於CoWoS的中介層面積大，因而也會相對更貴一些；靈活度方面，CoWoS是固定面積、適合大晶片，EMIB更加適合定製ASIC、小型Chiplet；從散熱上來看，EMIB的局部互聯反而便於散熱。EMIB還具有三項關鍵優勢：支援超大規模、異構die組合，並允許高度定製的封裝佈局。能夠在相鄰die之間實現高速資料傳輸，同時僅需簡單的驅動/接收電路。可以為每一條die間互連單獨最佳化，通過為不同鏈路定製橋接結構，實現最佳化設計。因此，EMIB不是為GPU這種“記憶體頻寬怪獸”準備的，它的最佳舞台是：定製ASIC、AI推理晶片、基站/網路加速器、SoC級模組化設計、UCIe/Chiplet 互聯實驗平台等等，也就是說：EMIB的價值不是“更強”，而是“更通用、更靈活”。這恰恰是蘋果/高通/博通在下一代架構設計中需要的能力。據瞭解，英特爾也在繼續擴展其EMIB組合，隨著對更高電源供給能力的需求不斷提升，英特爾在其EMIB-M中將金屬-絕緣體-金屬（MIM）電容整合到矽橋中，以增強電源傳輸能力。在其EMIB-T方案中加入了矽通孔（TSV）。EMIB不僅可用於2.5D封裝，當EMIB與Foveros 2.5D 和 Foveros Direct 3D 結合使用時，能夠構成更具靈活性的EMIB 3.5D方案。黃仁勳先前也公開稱讚過Foveros，產業對其技術成熟度並非沒有信心。英特爾先進封裝的演進（來源：英特爾）EMIB 3.5D是一種混合式架構，它在同一個封裝中結合了：EMIB的矽嵌入式橋接、Foveros 的先進晶片堆疊（die stacking）工藝。這種混合架構利用Foveros的垂直堆疊能力（vertical stacking），再疊加EMIB的橫向高密度互連，從而在：封裝尺寸、計算性能、能耗表現、成本效率之間取得更優的平衡。EMIB 3.5D 解決了傳統封裝架構中的諸多限制，包括：熱翹曲、光罩（reticle）尺寸上限、互連頻寬瓶頸，它能顯著擴大封裝內部可利用的矽面積，為建構高度複雜的多晶片系統提供更大的設計空間。除了技術上的優勢之外，美國本土封裝產能也成為地緣政治驅動的“第二供應鏈”。台積電封裝集中在台灣（高雄、竹南），韓國三星封裝集中在韓國/東南亞，而英特爾正在美國本土建構先進封裝生產基地：包括新墨西哥州 Fab 9 / Fab 11x、俄亥俄州未來封裝線、萊克福裡斯特（加州）封裝研發線。對於美國本土雲廠商、AI 晶片企業的供應鏈來說，本土生產+高度可控+不依賴東亞封裝的優勢，遠大於單純的成本因素。因此，英特爾封裝不是“技術佔優”，而是產業鏈安全佔優。三星：從HBM供應鏈反向切入先進封裝三星封裝，更像是從 HBM 供應鏈“反向”切入 AI 時代的關鍵節點。如果三星 HBM 能全面滿足輝達等頭部客戶的要求，它就有機會借助 HBM 的供應鏈話語權，在封裝路線選擇乃至系統架構協同上獲得更大影響力。三星的代表性先進封裝技術主要是I-Cube（2.5D封裝）和X-Cube（3D封裝），其中I-Cube又包括I-Cube S/E兩種。與台積電的CoWoS、英特爾的EMIB/Foveros不同，三星的I-Cube技術是從“HBM 供應商角度”出發反向設計的，因此技術路徑明顯不一樣。具體而言，I-Cube S是大矽中介層（Si Interposer）的2.5D方案。I-Cube S與台積電的CoWoS-S 的架構幾乎同源：互聯方面都是使用整塊矽中介層、成本普遍中等偏高、頻寬支援 HBM3 / HBM3E（如下圖所示）。I-Cube S（來源：三星）那麼此處我們可以再來複習一下，為何要使用大的矽中介層？這主要是因為HBM堆疊需要極高的IO密度，高頻寬x多通道能夠跨越大的橫向面積，採用中介層布線可以非常寬裕，訊號完整性（SI）也更優，電源配送網路（PDN）也更紮實，比較適合大功耗晶片。I-Cube E則是使用Si Bridge + RDL Interposer的混合型低成本方案。如下圖所示，它沒有整塊矽中介層，取而代之的是RDL Interposer（扇出型重布線中介層），下層用 Si Bridge Die（小尺寸矽橋） 提供局部高密度互聯，類似英特爾EMIB的概念。I-Cube E在3D封裝領域，X-Cube是三星先進封裝技術的一個巨大飛躍。其核心方法採用在 Z 軸上堆疊邏輯裸片的方法，顯著提高了動態鍵合能力。憑藉這些創新，三星得以快速推廣其 Chip-on-Wafer (CoW) 和銅混合鍵合 (HCB) 技術。通過增加每個堆疊的晶片密度，X-Cube 進一步提升了產品的速度和性能。銅混合鍵合是X-Cube實現高密度互連的關鍵技術。從晶片佈局靈活性的角度來看，HCB 技術相較於傳統的晶片堆疊技術具有極大的優勢。三星Foundry正在積極開發超精細的銅混合鍵合技術，例如低於4微米的連接規格，以實現更高密度的3D堆疊。小結總的來看，如果說台積電的先進封裝更側重於圍繞以 NVIDIA 為代表的高端無晶圓廠客戶，英特爾則是在“為自家產品與潛在代工客戶重構一條新路徑”；相比之下，三星則主打HBM 疊加自家邏輯晶片或客戶 SoC 的一體化方案。AI晶片代工領域的競爭，早已不再是單一封裝工藝的比拚，而是在算力架構、供應鏈安全、資本開支和生態繫結之間的綜合博弈。對下游晶片設計公司而言，如何在不同封裝陣營間進行路線規劃、風險避險和長期產能鎖定，將直接決定下一輪 AI 產品的性能上限與交付確定性。而對包括中國在內的本土產業鏈來說，先進封裝既是被重塑的變數，也是難得的“換道超車”窗口。 (半導體行業觀察)

摩根大通稱，輝達正在探索的晶片封裝技術CoWoP，將利用先進的高密度PCB（印刷電路板）技術，去除CoWoS封裝中的ABF基板層，直接將中介層與PCB連接，具有簡化系統結構，更好的熱管理性能和更低功耗等優勢。該技術有望替代現有的CoWoS封裝方案。最近市場炒得火熱的晶片晶圓板封裝（CoWoP）技術，與現有的CoWoS封裝有什麼區別？對供應鏈有何影響？商業化前景如何？8月5日，據追風交易台消息，摩根大通在最新研報中稱，輝達正在探索一項革命性的晶片封裝技術CoWoP（Chip-on-Wafer-on-PCB），該技術有望替代現有的CoWoS封裝方案。摩根大通指出，這一技術變革將利用先進的高密度PCB（印刷電路板）技術，去除CoWoS封裝中的ABF基板層，直接將中介層與PCB連接。該行還在研報中詳細分析了"CoWoP"技術對於供應鏈的影響，認為對ABF基板廠商顯然是負面消息，卻是PCB製造商的重大機遇。雖然，摩根大通分析師認為該技術在中期內商業化機率較低，主要受制於多重技術挑戰，但是該行在研報中強調：無論CoWoP是否成功量產，輝達都通過系統級方法繼續引領資料中心AI基礎設施創新。01. 算CoWoP技術原理與優劣勢分析研報稱，CoWoP代表Chip-on-Wafer-on-PCB技術路徑。在完成晶片-晶圓中介層製造步驟後，中介層（頂部帶晶片）直接安裝到PCB（也稱為平台PCB）上，而不是像CoWoS工藝那樣繫結到ABF基板上。該技術的潛在優勢包括：簡化系統結構，通過減少傳輸損耗提高資料傳輸效率，確保NVLink互連更高的範圍；更好的熱管理性能和更低的功耗；降低每代產品都在上升的基板成本；潛在減少一些後端測試步驟。然而，摩根大通認為，這項技術存在關鍵挑戰。目前只有蘋果公司採用mSAP或SLP PCB技術，但其節距尺寸更大，PCB板面積更小，因此將此技術擴展到具有更高載流能力的大型GPU仍然是技術和營運挑戰。02. 供應鏈影響：IC基板負面衝擊顯著、PCB製造商的重大機遇摩根大通在研報中稱，對ABF基板廠商而言，這顯然是負面消息，因為基板附加值可能會大幅減少或完全消失，更複雜、精細節距的訊號路由將轉移到RDL層（中介層），而高端PCB層承擔封裝內路由步驟。摩根大通認為，對於PCB製造商，是一個重大機遇高速。研報指出：“性能與主機板高電流/電壓要求之間的權衡是阻止平台PCB實現真正基板規格的主要挑戰。mSAP是在實現25/25微米更精細線/間距尺寸方面最佳的PCB技術，但仍遠低於ABF的亞10微米線/間距能力。”因此，該行認為，具備先進mSAP能力以及基板/封裝工藝深度知識的公司將更有優勢。03. 演算法革新：中期內商業化機率較低無礙輝達創新領導力持續強化摩根大通分析師認為，由於多重技術挑戰，CoWoP中期內商業化的機率仍然較低。歷史上，更高的I/O數量和更精細的線/間距尺寸（CoWoS-L降至5微米，CoWoS-S約10微米）需要遷移到ABF基板。對於AI加速器，即使ABF基板也預計會在5/5線/間距尺寸之後失效。PCB技術即使使用mSAP，目前也只能達到20-30微米的線/間距寬度，與期望性能相比仍存在較大差距。據追風交易台此前消息，大摩也表示，當前高密度互連(HDI) PCB的L/S為40/50微米，即使是用於iPhone主機板的類基板PCB(SLP)也僅達到20/35微米，要將PCB的L/S從20/35微米縮小到10/10微米以下存在顯著技術難度。此外，摩根大通認為，輝達目前確定的路線圖（向CoWoS-L、CoPoS發展，在Cordelia Board中採用GPU插座）與CoWoP追求的新方向也相當矛盾。供應鏈研究顯示，高附加值封裝生態系統參與者（如台積電）參與度不高，主要集中在PCB廠商和特定的OSAT廠商，這降低了商業化的可能性。不過，摩根大通指出，無論CoWoP是否成功量產，輝達都通過系統級方法繼續引領資料中心AI基礎設施創新。“在半導體領域，輝達率先推出CoWoS-L封裝，探索CoWoP和CoPoS封裝技術，並可能領導大規模CPO（共封裝光學）應用和1.6T光學技術發展。”摩根大通稱，這種持續創新能力預計將使輝達在未來數年內保持GPU領域的領先優勢，並在與ASIC競爭中佔據主導地位。 (硬AI)

華為近期提交了一項專利申請，涉及一種四晶片封裝設計，這可能用於其下一代AI加速器Ascend 910D。該設計模仿了輝達四晶片封裝的Rubin Ultra，但專利中更引人注目的部分是華為對先進晶片封裝技術的計畫。這表明華為正在開發可能與市場領導者台積電（TSMC）相媲美的封裝技術。這種技術最終可能使華為繞過美國製裁，並更快地趕上輝達的AI GPU性能。專利描述了一種四晶片封裝處理器的製造方法，雖然不能確定這是否就是Ascend 910D，但結合當前晶片行業的內部消息，可以合理推測該晶片正在開發中。專利中提到的晶片之間的互連方式類似於橋接（如台積電的CoWoS-L或英特爾的EMIB與Foveros 3D），而不僅僅是簡單的中介層。此外，用於AI訓練的處理器通常需要配備多個HBM級記憶體模組，這些模組可能使用中介層級互連。儘管中芯國際（SMIC）和華為在光刻技術上落後於台積電，但在封裝技術上可能與台積電相當。這將是中國繞過美國出口限制的關鍵發展，因為中國企業可以通過先進封裝技術將多個晶片組合在一起，使用較舊的工藝節點技術，從而實現與領先工藝節點晶片相當的性能。根據專利和行業消息，Ascend 910D的單晶片面積可能為665平方毫米，四晶片封裝後的總面積為2660平方毫米。每個910B晶片攜帶四個HBM晶片（假設每個85平方毫米），因此910D的HBM記憶體堆疊數量將增加到16個，DRAM的總面積將達到1366平方毫米。綜合來看，生產Ascend 910D處理器至少需要4020平方毫米的矽片面積。按照台積電的標準，這相當於五個EUV掩範本（858平方毫米），該公司計畫在2026年將其引入量產。儘管此前對華為Ascend 910D的傳聞持謹慎態度，但如今這些傳聞似乎更具可信度。華為確實在開發一款名為Ascend 910D的四晶片處理器，其性能預計將超過輝達的H100。然而，仍需注意，並非所有專利申請最終都會轉化為實際產品。除了Ascend 910D，華為還 reportedly 正在開發一款名為Ascend 920的未來處理器，預計與輝達的H20競爭。儘管這一命名方案似乎不合邏輯，但鑑於相關報導可能存在一定依據，仍需關注這一動向。 (晶片行業)

最近歐盟對國產新能源汽車加征關稅鬧得沸沸揚揚，雖然還是沒有阻擋關稅大棒的落錘，但反制措施也是接連不斷；最終鹿死誰手還真未可知。 不過，在歐盟大張旗鼓搞事情之餘，美國也在悄悄佈局，這次主要發力的是——半導體封裝領域，正欲收購全球最大的半導體封裝裝置公司，其意圖是什麼呢？可謂是路人皆知了。 一、美國收購ASMPT，劍指晶片封裝 我們知道隨著晶片製程的越來越小，關於摩爾定律已死的說法已經很長時間了。早在2014年，3D半導體整合公司MonolithIC 3D的首席執行官Zvi Or-Bach就曾得出過同樣的結論，可以說“摩爾定律”已經停止在了28nm節點上，不再真正有效。

消息人士稱，英特爾已部分暫停在馬來西亞檳城新晶片封裝和測試項目，該項目是三年前宣佈的70億美元（約合人民幣500億元）投資的一部分。 此舉是在現金流問題導致英特爾暫停配息並開始在全球裁員的情況下做出的。部分停工可能只會影響英特爾的新工廠，而不會影響其現有業務。 英特爾擁有約14000名員工，還將根據全球計畫裁員約15%，這意味著馬來西亞超過2000名英特爾員工面臨失業的風險。該晶片製造商稱，大部分裁員將在2024年底前完成。 檳城的先進晶片工廠於2021年宣佈，當時英特爾承諾在10年內投資70億美元。就在三周前，馬來西亞檳城首席部長曹觀友（Chow Kon Yeow）表示，英特爾將繼續在檳城的擴張計畫。英特爾100億美元的成本削減計畫將如何影響檳城尚不得知，但其暗示這家科技巨頭可能不會裁員。

NVIDIA新人工智慧AI 晶片傳出設計缺陷延後交付，市場仍預期AI 晶片加速先進封裝需求，由於CoWoS 產能供給吃緊，台廠包括台積電、日月光、力成、群創、矽品等，積極佈局扇出型面板級封裝（FOPLP）。 AI 晶片出貨傳出雜音，外媒報導，輝達AI 新晶片Blackwell 系列因設計瑕疵，將延後交付客戶，新晶片可能延宕至少3 個月時間。不過市場仍評估AI和高效能運算（HPC）晶片對CoWoS 等先進封裝需求孔急，先進封裝產能供不應求。台積電預估，今年和2025 年CoWoS 產能成長倍增。 半導體封測廠力成（6239）執行長謝永達說明，未來包括AI 和HPC 應用，帶動包括多種規格和尺寸的小晶片（Chiplet），整合在一套系統單晶片（SoC）的異質整合設計趨勢，未來系統晶片尺寸會越來越大。 CoWoS 產能吃緊，台灣半導體業者也積極佈局包括扇出型面板級封裝（FOPLP）等先進封裝方案。謝永達指出，具備異質整合條件的先進封裝方案，可強化系統晶片的運算效能，比晶圓封裝模式（wafer form），能增加封裝量以降低成本，量產條件也相對成熟。

據台灣業內人士透露，目前FOPLP（扇出型面板級封裝）正在受到人工智慧（AI）晶片設計公司關注，有兩家頭部晶片廠商正在與OSAT（外包封測廠商）洽談潛在的商業機會。 消息人士稱，台積電提供的CoWoS封裝產能仍持續緊張，但日月光一直在為FOPLP封裝技術努力。除了繼續推進晶片製造工藝的微型化，半導體行業同樣非常重視先進封裝技術，例如在更大尺寸的基板上封裝晶片。 消息人士稱輝達和AMD已經與OSAT廠商日月光聯絡，希望獲得FOPLP封裝產能支援。然而目前的挑戰是，市面上的大多數半導體封裝裝置多用於晶圓級封裝，除非有強烈需求，否則裝置廠商不太可能投入FOPLP裝置製造。知情人士援引一些裝置供應商的表述，如果2025年的需求清晰可見，那麼2024年就可能小批次生產FOPLP封裝裝置，該技術真正投入量產可能要等到2025年下半年或2026年。 目前，現有技術可支援300mm×300mm和600mm×600mm面板級封裝。