🔷突破CMOS微縮與功耗瓶頸，新型邏輯器件加速演進 🔷非易失記憶體全面崛起，開啟後摩爾時代計算新架構 過去幾十年，半導體產業的發展幾乎始終圍繞著一條主線——把電晶體做得更小、更快、更省電。但隨著 CMOS 不斷逼近物理與功耗極限，單純依靠製程微縮推動性能提升正在變得越來越困難。那麼，CMOS 之後，晶片技術究竟會走向那裡？ 今天，小編就結合這份報告，帶大家系統梳理後摩爾時代的技術路線。從 CNT FET、TFET 等新型邏輯器件，到 STT-RAM、RRAM、FeFET 等新型記憶體，再到存算融合與非馮·諾依曼架構，一場從“Scaling驅動”走向“功能與應用驅動”的底層技術變革，正在逐漸展開。

最近圍繞“韜定律”的討論，又把市場注意力拉回到一個老問題，如果先進製程在光刻、裝置、成本、良率上都越來越難，半導體是不是只能靠 3D 堆疊、混合鍵合、chiplet 和系統工程繼續往前走？ 這個問題當然重要，但如果只盯著封裝和堆疊，容易忽略另一個更底層的問題那就是電晶體本身再過十來年走將到傳統矽通道的極限。 華為韜定律裡被反覆提到的logic folding，和 IMEC 所說的 CMOS 2.0 有相似的方向—把原本攤在一個平面 SoC 裡的邏輯、儲存、電源、I/O 或不同類型邏輯層，在垂直方向重新分層、折疊、連接。 它不是傳統意義上兩個完整晶片簡單疊在一起，而是把晶片系統從“平面鋪開”推向“立體重構”。

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