導讀:最近,新凱來發佈的“萬里眼”廣域偵察系統火爆出圈,它以其超視距、高精度的探測能力,重新定義了戰場感知的邊界。大家驚嘆於其系統性能之餘,是否思考過:是什麼支撐起如此龐大系統內部海量資料的無損、高速與穩定傳輸?答案的核心之一,便是訊號完整性。在“萬里眼”這樣的尖端裝備中,無數個高速SerDes通道、DDR/LPDDR記憶體陣列正如系統的“神經網路”,它們必須在GHz級的頻率下,精準無誤地傳遞每一個位元。任何一絲訊號的失真、反射或損耗,都可能導致“看得見”卻“看不清”的災難性後果。因此,在晶片設計和板級系統設計階段,對PCIe、DDR等高速匯流排進行精準的模擬預測,是確保產品成功的“鐵律”。圖:萬里眼90GHz新一代超高速即時示波器然而,回到我們的日常工作中:你是否曾為PCIe鏈路的不穩定、誤位元率高而熬夜偵錯?你是否在面對LPDDR5/5X的苛刻時序要求時,感到理論到實踐的脫節?你是否希望像設計“萬里眼”那樣頂級系統的工程師一樣,在設計之初就“預見”所有訊號風險,而不是在測試階段“亡羊補牢”?如果你的答案是肯定的,那麼這門《晶片-封裝-PCB系統級HSPICE及WaveView訊號電源完整性分析_PCIE及LPDDR模擬》視訊課程,正是為你量身打造的進階之梯。訊號完整性工程師在模擬DDR時候一般用ADS和HSPICE,這兩個軟體各有優勢:請查看《HSPICE及WaveView教學—PCIe4和LP5(8533Mbps)模擬》,今天具體介紹下在HSPICE中模擬DDR的一些優勢。在DDR4和LPDDR4標準中,JEDEC明確提出了隨機抖動的概念,目標誤位元率為10E-16。由於單端平行介面通常以顯著的SSO噪聲為特徵,因此必須開發一種模擬方法來捕獲與低誤位元率操作相關的SSO影響(是強非線性的)和RJ影響。本文將探討關於使用HSPICE StatEye功能在減小模擬時間的同時捕獲這些非線性影響的可能方法(同時考慮RJ、SSO、DCD等影響)。01瞬態模擬挑戰在DDR5和DDR4之前,SIPI模擬建立和保持時間要求集中在確定性的時序預算上。通常,基於PRBS-7 Pattern會捕捉到最壞情況的影響(ISI影響),如果同時激勵多個訊號來模擬激勵的串擾和SSN效應。在模擬中使用電晶體級模型可能會導致較長的執行階段間,具體取決於介面的寬度和IO模型提取的複雜性。30到40個小時並不少見;時間很長,但也是可以控制的。試圖通過暴力模擬來捕獲足夠的位元來捕獲低誤位元率性能是不現實的。02統計分析優勢諸如StatEye之類的通道模擬器通過從通過瞬變模擬建立的脈衝/邊沿響應生成機率密度函數來獲得低誤位元率性能。被模擬的通道應該具有線性時不變響應(LTI系統),以支援標準脈衝響應的統計方法。03PSIJ(電源導致抖動)什麼是PSIJ:當多個IO同時翻轉時,電源上會產生紋波,導致IO輸出產生抖動,接收端DQS觸發DQ產生眼圖,DQ的抖動會影響建立和保持時間;如何模擬PSIJ: 對於DDR應用,PSIJ嚴重影響系統級時序預算。精準地模擬這些效應需要包含電晶體級電路模型(IBIS緩衝器在捕獲由電源導軌噪聲引起的抖動效應方面不能提供足夠的精度)。當電路通過電源路徑汲取電流時,它會在電源線上產生L*(Di/Dt)噪聲,從而導致非線性響應。上面提到統計分析只能處理LTI系統響應,為了準確地捕捉PSIJ這一強非線性一效果,StatEye提供了兩種可能的方法來解決這一問題,即邊緣模式和完全瞬時模式。04系統鏈路模擬在進行統計模擬之前,先運行瞬態模擬,瞬態模擬作為統計模擬分析的對比,驗證其精度。搭建如下的模擬環境:通過運行瞬態分析和統計分析(FT),可以看出,電源和訊號波形基本一致。05其他抖動上面的系統鏈路中並沒包含PLL抖動(通常表示為RJ),PHY 前級電源導致的PSIJ、DCD抖動和Traning 誤差的影響。所以模擬中還需要在激勵中加入下面幾種抖動。最終得到如下眼圖和相關的Mask。對於以上的內容,如何進行實際操作模擬實現?這需要搭建電源、訊號模擬路徑,需要有IO模擬模型等等。對於初學者或者有一定DDR模擬經驗但是並沒有考慮那麼多模擬因素的同學來說,實現上面的模擬還是需要些時間來研究。為了節省研究和學習成本,可以研學下下面的課程,課程提供了上面類似模擬的實現細節和網表,大大縮短了數周甚至數月的學習時間成本。不僅僅對比DDR,課程還對HSPICE實現TDR、時域頻域模擬、W-element建模、PDN紋波等系統的講解了各類訊號完整性問題。已經購買課程的同學問了很多DDR和SERDES模擬的問題,如DDR DBI模擬實現、CPM模擬修改PWL檔案、統計模擬眼圖剛開始沒進入穩態等等,群裡討論氛圍非常好,互相學習提升的也很快。如果你也對HSPICE模擬感興趣,但是獨自學習數千頁的HELP文件很苦惱和迷茫,不仿來一塊學習吧。06我的HSPICE視訊教學對於很多朋友想從封裝、PCB Layout設計轉模擬,或者想從PCB模擬轉系統模擬,預先善其事 必先利其器,首先必須掌握一個電路模擬工具,才是求職的敲門磚。作為電路模擬的黃金標準,那HSPICE是首選。結合自己多年工作經驗,最近花費半年時間整理了一個HSPICE模擬教學,涉及了訊號和電源完整性的主要知識點,為滿足目前市場主流應用,以PCIe4.0(16Gbps)和LPDDR5X(8533Mbps)為例,講解IBIS和IBIS-AMI模型應用,包含PDN效應的系統鏈路模擬。我的《晶片-封裝-PCB系統級HSPICE及WaveView訊號電源完整性分析_PCIE及LPDDR模擬》課程內容涉及多篇論文,既具有深度也有很大實際價值,感興趣的朋友可以學習下。 (半導體先進技術與模擬)